USB3.0端口静电保护设计考虑.doc

USB3.0端口静电保护设计考虑当USB2.0在1999年面世时，其480Mbps半双工差分信道就对设计人员实现静电放电（electrostatic discharge，ESD）保护带来了艰难的挑战，因为当时的低电容瞬变电压抑制器（Transient Voltage Suppressor，TVS）的寄生电容高达1～1.2pF。随后推出的USB 3.0或超高速（super Speed）USB接口，不但保留了一样的物理2.0接口，而且由于增加了两个5Gbps双单工差分对（一个Tx对和一个Rx对），保护问题也变得复杂化。 带宽的迅速增加对连接器构成了另一种保护挑战：芯片组接口速度增加了而硅尺寸却不断减小。这种更快速度和更小型I/O单元的组合，增加了芯片组I/O接口的ESD敏感性，同时却限制了外部负载阻抗裕量，因而使得低电容ESD保护器的电容不再足够低。因此，设计人员已经从“拷贝和粘贴”通用的分立ESD组件布局转变到新设计中，并针对时序、阻抗匹配和插入损耗进行仔细的线路板特性化设计。 USB 3.0的ESD保护 在为USB3.0系统增加ESD保护时，设计人员必须考虑所选器件的电容和电感给高速差分信号时序所带来的潜在影响。在每个SuperSpeed USB差分对中以5G bps速度工作时，线路上任何的额外阻抗都会使信号失真，导致更难满足眼图对于上升时间和信号电平的要求，给线路板设计带来额外的限制，降低系统性能，以及导致不同电缆（品质和长度）间的互操作性问题。 为了最大限度地减小对这些高速线路的时序影响，并为下游芯片组提供充分的保护，在选择ESD保护器件方面需要考虑关键技术事项，以下将分别讨论。 低电容/低插入损耗 放置在电路节点上的任何保护器件都会增加系统的寄生电气成分。即使是理想的钳位器件的布线也会在PCB中产生不可避免的干扰，包括PCB上焊盘形成的平板电容器所产生的寄生电容，以及扁入/扇出（fan—in/fan—out）时的蛇行走线或不可避免的通孔引起的不连续性电感。 在重新检视TVS规范时，某些共同的特征参数主要是根据以往实验室测量条件所列出的，而不是为了让系统设计人员获得更方便和更全面的选择而特别收集的数据。例如，输入电容（CIN）或信道电容（CCH）常常定义在1MHz上测量，因为以往的分立和逻辑器件采用1MHz LCR测量计来进行测量。然而，对于一个5GBps PHY I/O引脚，不太可能测量1MHz下的电容；而对于针对于这种高速信号应用的器件，如果只测量这样的电容值实在令人惊讶。 因此，更有成效的方法是考虑阻抗和插入损耗，因为电路中的器件处于相关的频率和谐波下（超过数百MHz和GHz的USB3.0），而非尝试在前沿应用上考虑旧有测量条件下的电容值。 在一个通道内选择单个无源元件时，插入损耗特性揭示了该元件在通道上寄生效应的影响。如图1所示，因为测量设备的限制，故插入损耗测量被限制在6GHz，在USB3.0中缺乏3次和5次谐波的7.5GHz和12.5GHz。的确，在某一情况下任何TVs器件都将展示出自谐振现象，这里主信道电容和键合线电感将使插入损耗无效。在超过该频率之后，键合线电感将趋向于从加载信道中隔离寄生电容。 ESD稳健性及与下游IC的相互作用 一般来说，整体系统的稳健性只取决于其最薄弱的组件。在ESD冲击期间的首次失效，电流通常会选择每个节点上最不强健的元件。在最简单的破坏性行为建模的示例中（图2），TVS器件和受保护的专用集成电路（ASIC）的I/O结构可以模拟为简单的二极管钳位，与集总组件和PCB迹线的传输线相连接。 外部TVS的保护目的，就是通过TVS（ITVS），将施加到系统的大部分ESD脉冲电流的转移到系统地，这样剩余电流和钳位电压电平便可以为ASIC所承受而无损坏（“硬故障”（hard failure），而且如果可能，不会发生系统逻辑错误或“软故障”（soft—failure）。采用深亚微米（deep submicron）ASI C技术构成的保护电路本身就是快速的，并且可以在非常低的电压上进行钳位；但极小的几何尺寸也限制了集成的钳位保护区域的尺寸，以及总的功率处理能力。注意在电路板布局时必须使TVS尽可能靠近连接器，或者潜在的ESD损害的产生点。同时，TVS要尽可能远离受保护的ASIC电路。这种布局在电路板设计中比较常见，目的是在TVS和ASIC电路之间具有足够高的阻抗，以便使瞬态能量转移到TVS钳位。 现实世界中，ESD稳健性依赖于有关安全边际的设想，以及冲击事件能量随时间的不确定性分布。即使说一个器件在8kV下能够经受最少10次冲击试验，但此信息并未清晰指出它的稳健性，例如，该器件在8kV下可能无法经受第11次冲击，而且它可能甚至无法在3kV下经受第1