阵列除法器设计与实现.doc

课 程 设 计 报 告 课程设计名称：计算机组成原理课程设计 课程设计题目：阵列除法器设计与实现 院（系）： 专 业： 班 级： 学 号： 姓 名： 指导教师： 完成日期：  目 录 第1章 总体设计方案 1 1.1 设计原理 1 1.2 设计思路 2 1.3 设计环境 4 第2章 详细设计方案 5 2.1 顶层方案图的设计与实现 5 2.1.1创建顶层图形设计文件 5 2.1.2器件的选择与引脚锁定 6 2.1.3编译、综合、适配 7 2.2 功能模块的设计与实现 7 2.2.1 取补模块的设计与实现 7 2.2.2选择器模块的设计与实现 9 2.2.3 乘数补码移位寄存器模块的设计与实现 12 2.2.4 部分积移位寄存器模块的设计与实现 14 2.2.5加法器模块的设计与实现 16 2.3 仿真调试 16 第3章 编程下载与硬件测试 19 3.1编程下载 19 3.2 硬件测试及结果分析 19 参考文献 22 附 录（电路原理图） 23 第1章 总体设计方案 1.1 设计原理 在原码除法中，原码除法符号位是单独处理的，商符由两数符号位进行异或运算求得，商值由两数绝对值相除求得。原码除法中由于对余数的处理不同，又可分为恢复余数法和不恢复余数法（加减交替法）。在机器操作中通常采用加减交替法，因为加减交替法机器除法时间短，操作规则。 加减交替法的运算规则如下： （1）当余数为正时，上商1，余数左移一位后减去除数得下一位余数。 （2）当余数为负时，上商0，余数左移一位后加上除数得下一位余数。 阵列除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等。本实验设计的是加减交替阵列除法器。 本实验利用的细胞单元是一个可控加法/减法CAS单元，利用它组成的流水阵列来实现四位小数的除法。CAS单元有四个输入端、四个输出端。其中有一个控制输入端P，当P=0时，CAS作加法运算；当P=1时，CAS作减法运算。逻辑结构图如图1.1所示。 图1.1 可控加法/减法（CAS）单元逻辑结构图 CAS单元的输入与输出的关系可用如下逻辑方程来表示： Si=Ai⊕（Bi⊕P）⊕Ci Ci+1=(Ai+Ci)(Bi⊕P)+AiCi 当P=0时，CAS单元就是一个全加器，如下： Si=Ai⊕B⊕iCi Ci+1=AiBi+BiCi+AiCi 当P=1时，则得求差公式： Si=Ai⊕B⊕iCi Ci+1=AiBi+BiCi+AiCi 其中有Bi=Bi⊕1 在减法中，输入称为借位输入，而称为借位输出。 不恢复余数法的除法即加减交替法。在不恢复余数的除法阵列中，若前一行输出的符号与被除数的符号是一致的则这一行执行加法，如果不一致则这一行执行减法。当出现不够减时，部分余数相对被除数来说要改变符号。这时应该产生一个商位“0”，除数首先沿对角线右移，然后加到下一行的部分余数上，当部分余数不改变它的符号时，即产生商位“1”，下一行的操作应该是减法。 本实验就是要求用加减交替法设计阵列除法器。如下图1.2所示的就是用加减交替法设计的阵列除法器，图中每一个方框代表一个CAS单元，除数为Y0Y1Y2Y3Y4； 被除数为X0X1X2X3X4。其中X0和Y0是被除数和除数的符号位，均为零，商的符号恒为零，商为0.S1S2S3S4，余数为0.000YU1YU2YU3YU4YU5。被除数由顶部一行和最右边的对角线上的垂直输入线来提供，除数沿对角线方向进入阵列。由控制信号P来决定此行作加法还是除法，当P=0时，CAS作加法运算；当P=1时，CAS作减法运算。 1.2 设计思路 在本实验中要求输入得除数和被除数数据位均为四位，并用加减交替法来设计这个阵列除法器。这个可以用CAS单元所组成的流水阵列来实现，四位数据位加上一个符号位，一个五位除五位的加减交替除法阵列由5×5个CAS单元组成，其中两个操作数均为正。流水逻辑框图如上图1.2所示 1.3 设计环境 （1）硬件环境 ?伟福COP2000型计算机组成原理实验仪 COP2000计算机组成原理实验系统由实验平台、开关电源、软件三大部分组成。实验平台上有寄存器组R0-R3、运算单元、累加器等组成。COP2000计算机组成原理实验系统各单元部件都以计算机结构模型布局，系统在实验时即使不借助PC 机，也可实时监控数据流状态及正确与否, 实验系统的软硬件对用户的实验设计具有完全的开放特性，系统提供了微程序控制器和组合逻辑控制器两种控制器方式， 系统还支持手动方式、联机方式、模拟方式三种工作