实验二 7段数码显示译码器.docx

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实验二7段数码显示译码器

《EDA与数字系统设计》测验报告

测验二7段数码显示译码器

【测验目的】

1.设计七段显示译码器，并在测验板上验证2.学习VerilogHDL文本文件举行规律设计输入；3.学习设计仿真工具的使用方法；

【测验内容】

1.实现BCD/七段显示译码器的“Verilog”语言设计。

说明：7段显示译码器的输入为：IN0…IN3共5根，7段译码器的规律表同学自行设计，要求实现功能为：输入“0…15”(二进制),输出“0…9…F”(显示数码),输出结果应在数码管(共阴)上显示出来。2.使用工具为译码器建立一个元件符号3.设计仿真文件，举行验证。4.编程下载并在测验箱上举行验证。

【测验原理】

7段数码是纯组合电路，通常的小规模专用IC,如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的。为了得志16进制数的译码显示，利用Verilog译码程序在FPGA/CPLD中来实现。首先要设计一段程序，该程序可用

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case语句表述方法，根据真值表写出程序。设输入的4位码为IN[3:0],输出操纵7段共阴数码管的七位数据为led7[6:0]。

首先完成7段BCD码译码器的设计。本测验中的7段译码管输出信号led7的7位分别接数码管的7个段，高位在左，低位在右。如当LED7输出为“1101111”时，数码管的7个段：a,b,c,d,e,f,g分别接1、1、1、1、0、1、1;接有高电平的段发亮，于是数码管显示“9”。

【共阴数码管】

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【程序源代码】(加解释)moduleLED7(IN,led7);

input[3:0]IN;//定义LED7的4位数据输入端口output[6:0]led7;//定义LED7的7位数据输出端口

reg[6:0]led7;//定义一个模块内部的暂存变量led7[6:0]always@(IN)begin//主块开头case(IN)

4b0000:led7=7b0111111;//输入为“O”时，数码管显示“O”4b0001:led7=7b0000110;//以下同理4b0010:led7=7b1011011;4b0011:led7=7b1001111;4b0100:led7=7b1100110;4b0101:led7=7b1101101;4b0110:

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led7=7b1111101;4b0111:led7=7b0000111;4b1000:

led7=7b1111111;4b1001:led7=7b1101111;

default:led7=0;//输入不在“0—9”时，数码管显示“0”endcase

end//主块终止endmodule

【RLT电路】

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WideOr0~4IN[0]IN[1]IN[2]IN[3]DATAADATABDATACDATADLOGIC_CELL

(037C)DATA_OUTOled7[6]WideOr1~4DATAADATABDATACDATADLOGIC_CELL

(FC8E)DATA_OUTOled7[5]WideOr2~4DATAADATABDATACDATADLOGIC_CELL

(FEBA)DATA_OUT0led7[4]WideOr3~4DATAADATABDATACDATADLOGIC_CELL

(FC92)DATA_OUTOled7[3]WideOr4~4DATAADATABDATACDATADLOGIC_CELL

(FC04)DATA_OUTOled7[2]WideOr5~4DATAADATABDATACDATADLOGIC_CELL

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(FC60)DATA_OUTOled7[1]WideOr6~4DATAADATABDATACDATADLOGIC_CELL(FC12)DATA_OUT0led7[0]【仿真和测试结果】

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