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典型习题 移存型计数器 要求： 了解移存型计数器的结构特点、工作特点及其设计方法。 一、结构特点 （1）属于同步计数器，存在反馈网络。 （2）第一级触发器的激励由输入决定，其余触发器更新均符合Qin+1=Qi-1n 对于DFF：Di=Qi-1 对于JKFF：Ji=Qi-1，Ki=?Qi-1 （3）状态转移表符合移存规律 （4）只要设计第一级触发器的激励即可。 二、分析 与同步计数器的分析步骤相同，只是最后得到的状态转移表满足移存规律。 三、设计 （1）首先根据模长M确定触发器个数n: n?log2M。 （2）列状态转移表，必须满足移存规律（关键：从2n个状态中按移存规律找出所需的M个状态。 ）； （3）列激励表，求激励方程，检查自启动性； （4）画逻辑图 。 序列码发生器（重要） 一、要求： 掌握分析序列码发生器的方法。 掌握已知码型序列码发生器的设计方法。 三、设计 （1）计数型序列码发生器的设计 先设计模值为序列长度的计数器 再设计一组合电路，其输入为计数器各触发器的输出Qi，输出为序列码F。 四、常见题型 （1）74161+74151型的分析与设计 （2）74194+74151型的分析 （1）序列码发生器—74161+74151型 （2）序列码发生器—74194+74151型 顺序脉冲发生器 设计方法 输出端较多时：计数器+译码器 输出端较少时：环形计数器 8.1 有一个DAC电路，n=8，其分辨率是多少？ 解：分辨率=1/（2n-1）=1/（28-1）=0.392% 8.4 一个8位逐次逼近式ADC要求转换时间小于200ns，则时钟周期TCP应为多少？ 解：逐次逼近式ADC转换器完成一次转换所需要的节拍数为（n+1）,其中n为二进制代码的个数，完成一次转换所需的时间为(n+1)TCP，其中TCP为时钟脉冲周期。 因此：(n+1)TCP≤200ns TCP≤200/9=22.2ns，取TCP=20ns。 8.6 A/D转换通常要经过哪几个步骤来完成？ 解：A/D转换过程通常包括采样、保持、量化和编码四个步骤。 采样就是周期性地抽取模拟信号的瞬间值；保持指在非采样点仍维持不变的模拟量输入；量化就是将连续的模拟量离散为量化电平；编码指为每—个量化电平进行二进制“编号”。 9.3 试用ROM阵列图实现下列一组多输出逻辑函数 F1(A,B,C)=?AB+A?B+BC F2(A,B,C)=?m(3,4,5,7) F3(A,B,C)=?A?B?C+?A?BC+?ABC+AB?C+ABC 解：将F1 ,F2 ,F3都用最小项表达式表示： F1(A,B,C)=?AB+A?B+BC=?m(2,3,4,5,7) F2(A,B,C)=?m(3,4,5,7) F3(A,B,C)=?A?B?C+?A?BC+?ABC+AB?C+ABC =?m(0,1,3,6,7) ROM的阵列图如下图： 9.7 有容量为256×4,64K×1,1M×8,128K×16为的ROM,试分别回答: 这些ROM有多少个基本存储单元? 这些ROM每次访问几个基本存储单元? 这些ROM个有多少个地址线? 答: (1) 分别有1024个,1024×64个,1M×8,128K×16个 （2）分别为4个,1个,8个,16个 （3）分别有8, 16,20,17条地址线 例：设ABC为三位二进制数，若该数大于等于5，则输出F1为l，否则为0；若该数小于3或大于6，则输出F2＝1，否则为0；试用ROM实现该电路，列出真值表，并正确标出与阵列和或阵列连接图。 解：有题意，得真值表。 例2： ABC为三位二进制数，试在PLA上设计电路： (1)是否能被3整除，若能被3整除，则输出F1＝l。 (2)是否大于12，若大于12，则输出F2=1。 10.1 PLD器件有哪几种分类方法？按不同的方法划分PLD器件分别有哪几种类型？ 解：PLD器件通常有两种分类方法：按集成度分类和按编程方法分类。按集成度分类，PLD器件可分为低密度可编程逻辑器件（LDPLD）和高密度可编程逻辑器件（HDPLD）两种。具体分类如下： 按编程方法分类，PLD器件可分为一次性编程的可编程逻辑器件、紫外线可擦除的可编程逻辑器件、电可擦除的可编程逻辑器件和采用SRAM结构的可编程逻辑器件四种。 ，求对应输入011,101,110这3种情况下的输出电压 解：当输入数字量为011时，输出电压uO为： 当输入数字量为101时，输出电压uO为： 当输入数字量为110时，输出电压uO为： 8.3 若T型D/A转换器电路中 8-6 有一个ADC电路，UREF=5V，n=4，试分别求