PC104总线与DSP数据通信接口设计.docx

PAGE 1 PAGE 1 PC104总线与DSP数据通信接口设计 1 引言 从1982年世界上诞生了首枚DSP芯片后，经过20多年的进展，现在的DSP属于第五代DSP器件。其系统集成度更高，已将DSP芯核及外围器件综合集成到单一芯片上，DSP渐渐成为数字信号处理器的代名词。同时，数字信号处理技术在理论和算法上也取得了突破性进展，他本身也形成了比较完善的理论体系，包括数据采集、离散信号与离散系统分析、信号估量、信号建模、信号处理算法等内容。DSP技术已在航空航天、遥测遥感、生物医学、自动掌握、振动工程、通讯雷达、水文科学等很多领域有着非常广泛的应用。通过数据采集系统将原始数据传送到DSP，DSP完成算法的处理是工程上的一种应用模式，数据的传送可以通过各种计算机总线来实现。  PC104是一种特地为嵌入式掌握而定义的工业掌握总线，PC104与一般PC总线掌握系统的主要区分是：  （1）小尺寸结构。  （2）堆栈式连接。  （3）轻松总线驱动。  PC104有2个版本，8位和16位，分别与PC和PC/AT相对应。PC104 PLUS则与PCI总线相对应。本文主要涉及的是PC104与DSP的16位数据通信接口设计，采纳了CYPRESS公司的双端口静态读写存储器CY7C028V15AC作为共享存储器，双端口RAM右侧接ADI公司的DSP芯片T S101，左侧接PC104总线，掌握规律用ALTERA公司ACEX系列CPLD中的EP1K100TC208来实现。  2 双端口RAM访问模式  CY7C028V15AC是16 b×64 k的双端口RAM，支持高速的访问，访问速度为20 ns，支持左右2个端口完全异步访问。2个端口的选通信号有效，则双端口RAM两侧可以同时对双端口RAM进行读写操作。需要解决的是当同时访问到一个存贮块时的冲突问题。有2种方法可以解决访问冲突：一种是信号令牌传递方式，双端口RAM内部供应了8个Semaphore锁存单元，可以在规律上把双端口RAM划分为8个区段；当某个端口要访问某个区块时，首先向相应的锁存单元恳求令牌，以确定访问是否会产生冲突，即向某一个锁存单元写“0”，然后读回所写数据，假如胜利，则对应于该锁存单元的块是空闲的，可以访问，否则就不能访问。当一侧正在访问双端口RAM的某一块，则相应的锁存单元对另一侧是不能访问的。申请令牌通过读写I/O的方式实现，实际用到的是双端口RAM左右两侧数据总线的D0位，地址总线的A2~A0位（其译码对应于8个锁存单元），以及左右两侧对锁存单元访问的使能掌握端SEML和SEMR。另一种方式是中断方式。在中断方式下，RAM的两个地址作为通讯邮箱，FFFEH安排给右端口，FFFFH安排给左端口。两个邮箱的使用方法全都。以右端口为例，当DSP向FFFEH地址写任意一个值时，左端口的中断恳求信号INTL有效，当响应完中断恳求后，PC104总线读FFFEH地址就可以INTL清除中断。  本文中采纳中断方式设计PC104与DSP的握手信号。考虑到用CPLD来设计数字规律的敏捷性和可重复编程，用CPLD来掌握中断恳求与响应信号，所以RAM端的两个地址仍作为一般的R AM单元使用。双端口RAM左右端口的连接如图1所示。   当DSP向PC104恳求数据，TS101的标志位FLAG0通过CPLD的缓冲连接到PC104的其中一条中断信号引脚，当PC104收到中断恳求向RAM写完数据，通过写I/O口的方式，由CPLD产生回复信号到TS101的IRQ0，TS101在适当的时间读取数据并进行算法处理。当TS101向PC104发送数据，则先向RAM中写数据，写完后由标志位FLAG1产生读数据恳求信号，通过CPLD缓冲连接到PC10 4的另一条中断信号引脚，PC104响应中断读完数据，通过写I/O口的方式由CPLD产生回复信号到TS101的IRQ1。当PC104访问双端口RAM时。数据总线的16位通过CPLD缓冲连接到RAM左端口的I/O15L~I/O0L，由于16位的数据访问占用的是偶地址，所以地址总线的A16~A1在CPLD缓冲后连接到RAM的左端口的A15L~A0L地址线。PC104其余的地址线通过在CPLD里的译码产生RAM左端口的选通信号。当TS101访问RAM，TS101的前16根地址线连接到RAM的A15R~A0R,前16根数据线连接到RAM右端口的I/O15R~I/O0R,用产生选通信号，通过TS 101的编程实现，访问RAM的有效地址由用户定义。   3 PC104与CPLD的连接关系  通过CPLD，PC104要实现对双端口RAM的访问，首先要考虑的是安排给R