5 集成触发器.ppt

5 集成触发器 5.1 概述 5.2 基本RS触发器 5.3 同步触发器 5.4 无空翻触发器 5.5 集成触发器的应用 上页 下页 后退 模拟电子 c. 当 时，时钟脉冲CP上升沿到来，允许数据D0~D3置入寄存器中。 d. 当 时，无论CP如何变化，寄存器状态保持不变。 清0 保持不变 保持不变 高阻 置数 允许输出 × × × 0 0 × × 0 ↑ 1 × 0 ↑ × 1 0 ↑ 0 × 0 × × 0 工作状态 在数字系统和计算机中，不同部件的输入和输出一般是通过公共数据总线)传送数据。这些部件通常具有三态输出或者通过三态缓冲器接到总线。 (3) 74LS173的应用——通过公共数据总线传送数据。 寄存器通过公共数据总线传送数据的连接图。 图中，DB3~DB0是四位数据总线，寄存器的输入端D3~D0、输出端Q3~Q0分别与相应的数据总线相连。 在任一时刻，只能有一个寄存器输出端使能，其余两个寄存器的输出必须处于高阻态。否则总线上电位将不确定，可能损坏寄存器。 5.5.2 移位寄存器 移位寄存器(shift register)除了有寄存数码的功能外，还具有将数码移位的功能。 (1) 寄存器按主要的逻辑功能分 并行寄存器、串行寄存器及串并行寄存器。 并行寄存器没有移位功能，通常称为寄存器。 串行及串并行寄存器具有移位功能，通常称为移位寄存器。 1. 寄存器的分类 (2) 移位寄存器按其逻辑功能分： 单向移位、双向移位、循环移位及扭环移位等。 2. 移位寄存器的应用： 串行输入串行输出寄存器； 串行输入并行输出寄存器； 并行输入串行输出寄存器； 并行输入并行输出寄存器； (2) 按移位方式可分为： a. 可执行简单的乘除法。 b. 在数字通信系统，广泛应用于并行数据和串行数据之间的转换。 CP 1D 1R C1 D0 1D 1R C1 1D 1R C1 1D 1R C1 Q0 Q1 Q2 Q3 并 行 输 出 串行 输入 移位 脉冲 串行 输出 2. 由D触发器组成的四位单向移位寄存器 4个D触发器构成的串行输入、并行/串行输出移位寄存器的逻辑结构图。 输入数据从D0端送入，在时钟脉冲上升沿作用下，数据相继向高位移入，由Q0→Q1→Q2→Q3。 CP 1D 1R C1 D0 1D 1R C1 1D 1R C1 1D 1R C1 Q0 Q1 Q2 Q3 并 行 输 出 串行 输入 移位 脉冲 串行 输出 Q3~Q0是并行数据输出端，该电路亦可从任一Q端输出串行数据。 5.5.3 二分频电路 如将Q端接入下一个D触发器的时钟脉冲端，依次相连，可构成n位二进制计数器。 1D C1 CP D触发器接成二分频电路 CP 0 0 1 1 二分频电路波形图 Q端脉冲波形的周期将是CP脉冲周期的二倍。 CP 0 1 J Q 1 0 0 K 0 2 3 4 第3个CP下降沿到达时J=0，K=1，应有Qn+1=0。但由于CP高电平期间曾出现过J=K=1的状态，主触发器已被置1，而由于Qn=0清0信号不起作用，所以CP下降沿到达后从触发器被置1。 CP 0 1 J Q 1 0 0 K 0 2 3 4 CP 0 1 J Q 1 0 0 K 0 2 3 4 第4个CP高电平期间，J=K=0，故主触发器保持1不变，所以，CP下降沿到来时，触发器仍为1。 由此可见，主从结构的触发器抗干扰能力较差。使用时，除保持J、K端输入信号在CP=1期间不变以外，还要求CP=1的持续时间也不能太长，这对输入信号及CP时钟信号都提出了较高的要求。 由上述分析可知： (1) 主从结构触发器的输出虽然在一个CP脉冲期间只翻转一次，但要求在CP=1期间，J、K输入端的信号不能变化，否则翻转状态将不符合功能要求。 (2) 即便J、K端的输入信号不变，外界的干扰和噪声也可能会使触发器误动作，从而导致触发器的错误状态。 5.4.2 边沿D 触发器 边沿触发器不仅克服了空翻现象，而且大大提高了抗干扰能力，工作更为可靠。 1. 边沿触发方