数字设计基础与应用第5章幻灯片.ppt

数字设计第5章 数字电路第7章 第5章 数字系统设计 什么是数字系统 数字系统设计的一般过程 节日彩灯控制系统设计 15位二进制数密码锁系统设计 定义 能够存储、传送和处理数据并按照一定程序操作的数字设备，称为数字系统(Digital System)。 典型系统 电子计算机、CPU、数字密码锁 5.1 数字系统设计的一般过程 5.1.1 方案设计 5.1.1 方案设计 5.1.2 逻辑划分 5.1.2 逻辑划分 5.1.2 逻辑划分 5.1.3 算法设计 算法设计的主要工具 2．ASM图及其应用ASM图的组成 状态块 判别块 条件输出块 带箭头的向线 状态块的符号 判别块的符号 条件输出块的符号 library IEEE; --SR16模块 use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; --IQ=1需要使用 entity SR16 is port(CLK, DR: in STD_LOGIC; M: in STD_LOGIC_VECTOR (1 downto 0); --方式控制输入 D: in STD_LOGIC_VECTOR (15 downto 0); --预置密码输入 Q0, ONE: out STD_LOGIC); --输出 end entity SR16; architecture SR16_ARCH of SR16 is signal IQ: STD_LOGIC_VECTOR (15 downto 0); --定义内部Q信号 begin process (CLK,IQ) is begin if (CLK’event and CLK=’0’) then --时钟下降沿触发 case M is when “00”=null; --M=0,保持 when “01”= IQ=DRIQ(15 downto 1); --M=1,右移 when “10”=null; --M=2,不用，保持 when “11”=IQ=D; --M=3,并行置数 when others=null; --STD_LOGIC_VECTOR为9值系统 end case; end if; Q0=IQ(0); if (IQ=1) then ONE==’1’; --ONE=1 else ONE=’0’; end if; end process; end architecture SR16_ARCH; library IEEE; --CONTR模块 use IEEE.std_logic_1164.all; entity CONTR is port (CLR,RST,ST,K1,K0,CLK,ONE,P0,ER: in STD_LOGIC; PT,CRE,LKOP,LARM: out STD_LOGIC; M: out STD_LOGIC_VECTOR(1 downto 0)); end entity CONTR; architecture CONTR_ARCH of CONTR is type STATE_TYPE is (S0,S1,S2,S3,S4,S5,S6,S7) ; signal STATE: STATE_TYPE; signal K,S: STD_LOGIC; --定义中间信号K,S begin K=K1 nand K0; S=P0 xor K0; CIRCUIT_STATE: process (CLR,CLK) is --控制器状态进程 begin if (CLR=’0’) then STATE=S0; --异步预置初始状态 elsif (CLK’event and CLK=’1’) then case STATE is when S0 = if (ST=’0’) then STATE = S0;