基于fpga的嵌入式图像采集显示系统设计.docx

基于fpga的嵌入式图像采集显示系统设计 1 高帧频图像显示 在高视频图像采集和处理技术中，视频通道是一种高速工业链数据和连接协议。它具有很高的速度，并且拥有大量的数据和接口形式，可以为高速和高精度的数字相机提供简单、灵活的连接。为了确保图像数据快速、稳定地收集并进行实时处理，已成为许多实际工程应用的研究热点。为了方便调试、操作和监控，高视频图像的显示也尤为重要。现在，为了方便大规模的项目应用，我们通常使用基于nic或usb的采取卡，然后通过pc机对数据处理和动态显示进行处理。因此，系统体积较大，成本高，使用方便。此外，如果图像频率高，数据量大，图像显示将占用大量pc机器资源，且实时性受pc机处理能力的限制。 本系统设计采用便携嵌入式系统,代替PC机对基于Camera Link接口的高帧频数字图像进行实时采集和显示,实现了降低成本、节约空间和保证系统工作稳定性的目的.通过实验验证该系统可以对帧频为1230fps、分辨率为128×128的高帧频图像进行实时采集及显示. 2 系统设计 2.1 系统接口设计 本系统框图如图1所示.主要包括如下几个部分:基于Camera Link接口的相机数据转换、相机设置通讯、图像数据缓存处理、VGA控制器及显示. 2.1.1 lvds与其他lvds信号转换接口电路设计 Camera Link传输的信号为LVDS差分信号形式,相机端的驱动器将28位CMOS/TTL信号(图像数据、行场信号)串行化为4对LVDS数据流,一个锁相环传输时钟通过第5对LVDS链路与其他LVDS数据流并行传输像素时钟信号.采集端的接收器接收4路LVDS数据信号和1路LVDS时钟信号,将数据流转换回28位CMOS/TTL形式的并行图像信息.5对线缆可以传输28位数据信号,减少了线缆的使用数量,也意味着可以使用较小的连接器.传输速率可高达达2.38Gbits/s. 为了从相机传输的Camera Link信号中转换出图像信息,采用DS90CR288A串转并芯片将LVDS信号形式转换成CMOS电平形式,使传输的串行图像数据及像素时钟信号与采集端的FPAG端口相匹配.接口电路设计如图2所示. 2.1.2 低通信协议装置 基于Camera Link接口的相机通讯有两种信号:一种是高速相机控制信号——4组LVDS,分别用于外部同步信号(EXSYNC)、重置信号(PRIN)、向前信号(FORWARD)和保留信号(Future Use).另一种是低速串行通讯命令信号(SerTFG和SerTC),支持RS232异步串行通信协议.本设计采用串口命令的方式来设置相机,相机厂家提供了其产品指令库以方便相机设置及控制. 2.1.3 fpga控制器 经过信号转换的图像数据和行有效、帧有效等信号被FPGA所采集,用于图像数据的实时缓存.本设计采用ALTERA-CYCLONEIII系列低成本高性能EPC40-FPGA为主要的数据缓存处理器,其主要特点为:65nm工艺;35mW内核静态功耗;39600个逻辑单元;126个M9K存储模块;存储器数量为1.1Mbits;126个乘法器;4个PLL;20个全局时钟;最多535个I/O引脚. 该款FPGA与高速SRAM相连接,由FPGA产生访问高速SRAM的地址信号,将每帧图像数据实时缓存至SRAM等待处理和显示.SRAM的大小及速度决定了系统可以采集图像的分辨率及帧频数.缓存的图像数据经处理后发送至VGA控制器端实时显示. 2.1.4 显示控制信号时序 为了对高帧频图像进行监视,也为了方便验证图像处理算法的正确性,需要图像显示端口将处理后的图像数据输出至液晶显示器上.对于高帧频相机而言,其图像输出的频率与图像的分辨率有制约关系,即输出图像的帧频数越高,其输出图像的分辨率越低,本系统设计了基于VGA标准的显示端口进行高速图像的动态显示,其分辨率为640X480,图像显示频率为60Hz,可以满足每秒输出帧频过千的高帧频相机所采集图像的分辨率. 系统中由FPGA来产生VGA显示所需的行、场同步信号及复合消隐信号, 直接传输至VGA接口上的对应管脚作为显示控制信号.采用ADV7123芯片作为图像数据的数字模拟转换芯片,将由FPGA处理得到的数字图像数据转换成模拟信号后传输至VGA接口.这样液晶显示器在显示控制信号的作用下接收并显示出处理后的图像数据. 图3所示为VGA标准图像格式(640X480@60Hz)的显示控制信号时序图.其中点时钟(Dclk)为25.175MHz,场频为60Hz.图中Vsync为场同步信号,场同步周期Tvsync为16.683ms,每场有525行,其中480行为有效显示行,45行为场消隐期.场同步信号Vsync每场有一个低脉冲,该脉冲的低电平宽度tWV为63.5μs(2行).场消隐期包括场同步时间t