基于fpga的高速图像采集系统设计.docx

基于fpga的高速图像采集系统设计 高速摄像机（通常指频率大于100s的频率）在军事领域被广泛使用。 在高速图像采集系统中,接收机瞬间收到大量数据,要对这样海量的迸发数据进行处理和分析,必须通过高速摄像机采集图像数据. 由于在高分辨率图像处理系统中,数据量十分庞大,因此对硬件处理器的实时处理速度要求很高,需要合理设计硬件电路,满足系统分辨率及图像帧速率的要求. 作者从迸发数据暂时存储,大容量数据转存,高解析度、高帧频图像的实时传输,大容量数据终端传输与显示几个方面进行系统设计. 1 图像的整体结构 高分辨率、高速图像采集系统原理框图如图1所示,由图像传感器(image sensor)、FPGA、内存条(DDR2 SDRAM)、Flash存储器、FRAM、低电压差分信号(LVDS)、嵌入式主板、以太网等模块组成. 按预定角速度旋转的高速摄像系统将搜索到的飞行目标图像压缩到CMOS图像传感器,由CMOS传感器进行光电转换转化为模拟电信号,并经模数(AD)转换后送入FPGA内部进行处理. 在FPGA内部构建CMOS图像传感器的驱动模块,产生CMOS工作所需的驱动信号. 数字化的图像数据一路通过FPGA控制传送到DDR2 SDRAM存储器暂时存储,然后再通过嵌入式主板送往PC机进行进一步的处理和数据分析;另一路的图像数据合成为VGA信号,通过LVDS差分传输实时的信号送到显示器进行监控. 2 分辨率成像高速成像系统的设计 2.1 ddr2sdram存储 目标的运动图像信息通过光学系统进入图像传感器,图像传感器片内的模数转换器(ADC)将模拟信号转换成数字信号传送到FPGA控制单元. 由于图像传感器输出10路10 bit宽的数据,时钟频率为66 MHz,由此将产生100 bit×66 MHz(约为0.825 GB/s)的数据量, 如此快速的数据量即所谓的迸发数据流无法用硬盘直接存储,需要将它暂时存储在内存条(DDR2 SDRAM)中. 通过FPGA访问DDR2 SDRAM存储器控制大容量迸发数据的读、写、刷新等时序操作. DDR2 SDRAM和FPGA的连接框图如图2所示. DDR2 SDRAM是一种带同步接口的高速动态随机存储器,这种同步接口和其内部的Pipeline结构,使它具有非常高的数据传输率. DDR SDRAM采用了多块Bank存储器结构和突发模式,每一个Bank通过行列来寻址. 列地址空间对应一页的存储器空间. 考虑到高速图像采集系统需要支持1 GB甚至4 GB容量的需求,本文中选择DDR2 SDRAM作为存储器,DDR2 SDRAM是DDR SDRAM的换代产品,其内存在基本架构方面与DDR SDRAM类似,最大变化在于引进了4 bit数据预取架构(prefetch)来改善内存运行频率,增强了存储单元并行运行的能力,在提供相同传输速率的同时降低了存储单元的运行频率,最终改善了整个内存模组能够提供的带宽. 2.2 大容量数据转存设计 由于DDR2 SDRAM一旦掉电,数据就会全部丢失,因此需要将存储在DDR2 SDRAM中的大容量数据转发到可以永久保存数据的存储器中,本文采取大容量数据转存技术实现对DDR2 SDRAM中数据的永久保存. 本文中选用掉电后仍可保持数据且加电后可以实现现场可擦除、可编程的Flash来存储大容量的数据. 采用1 GB/片×4片的超大容量与非(NAND)结构的Flash芯片接收转发的图像数据. NAND结构的Flash容量大、回写速度快、芯片面积小,而NAND结构能提供极高的单元密度,并且写入和擦除的速度也很快,适于高密度数据的存储. 大容量数据转存设计原理如下:当图像数据采集结束以后,停止对DDR2 SDRAM的写操作,FPGA控制DDR2 SDRAM将其中的图像数据转存入Flash中. 由于DDR2 SDRAM的速度极高,而Flash是低速异步存储器,所以在图像数据的转存系统设计时,要着重考虑两者之间数据传输的同步问题. 为此,在进行转存操作时,FPGA时刻检测当前周期内从DDR2 SDRAM中读出的数据是否在Flash中存储完毕,若未完成存储,则不能使DDR2 SDRAM停止数据读取,直到Flash中当前数据存储完毕,才进行DDR2 SDRAM下一周期的数据读取. 2.3 图像数据的选取 为保证数据采集和图像处理的同步,需要将采集存储的高速、高解析度的图像实时传输到高速摄像系统的跟随架. 本文中采用低电压差分信号(low voltage differential signaling,LVDS)对图像数据进行实时传输. LVDS是一种低摆幅的差分信号技术,采用一对差分线实现高速信号传输,使信号能在差分PCB线对或平衡电缆上以几百MB/s的速率传输. 设计中采用了低至400 mV的电压摆幅和大