电子技术综合实验试题模拟卷.doc
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综合实验考试题
成绩构成：
1 2 3 4 5 6 7 8 合计 评阅签字
题目：
设计一个以1HZ频率按步进码进行计数的十进制纽环计数器，其十进制步进码转换表及计数器框图如下：
要求:
完成电路设计及仿真 （70分）
项目文件夹及项目名建立（5分）
实体命名及端口描述（5分）
结构体功能描述（40分）
仿真文件编写（10分）
仿真文件运行与分析（10分）
在开发板上完成下载实现 （30分）
6、 管脚适配 （10分）
7、 文件编程 （10分）
8、 下载实现与测试 （10分）
开发板信息如下：
（1）器件型号为：xc3s200a-4ft256
（2）输入输出管脚配表如下：
信号名 CLK Q4 Q3 Q2 Q1 Q0 管脚号 T8 B8 A8 C8 C9 A9 注：CLK为系统时钟48MHZ；
Q4—Q0对应指示灯LED8—LED4；低电平点亮
entity bujinma is
Port ( clkin : in STD_LOGIC;
q0 : out STD_LOGIC;
q1 : out STD_LOGIC;
q2 : out STD_LOGIC;
q3 : out STD_LOGIC;
q4 : out STD_LOGIC);
end bujinma;
architecture Behavioral of bujinma is
signal cnt:STD_LOGIC_VECTOR(3 DOWNTO 0):=0000;
signal clkcnt:integer range 1 to=1;
signal clk:std_logic:=0;
begin
process(clkin)
begin
if rising_edge(clkin) then
if clkcntthen
clkcnt=1;
clk=not clk;
else clkcnt=clkcnt+1;
end if;
end if;
end process;
process(clk)
begin
if rising_edge(clk) then
if cnt=1001 then
cnt=0000;
else cnt=cnt+1;
end if;
end if;
end process;
process(cnt)
begin
case cnt is
when 0000= q0=0;q1=0;q2=0;q3=0;q4=0;
when 0001= q0=1;q1=0;q2=0;q3=0;q4=0;
when 0010= q0=1;q1=1;q2=0;q3=0;q4=0;
when 0011= q0=1;q1=1;q2=1;q3=0;q4=0;
when 0100= q0=1;q1=1;q2=1;q3=1;q4=0;
when 0101= q0=1;q1=1;q2=1;q3=1;q4=1;
when 0110= q0=0;q1=1;q2=1;q3=1;q4=1;
when 0111= q0=0;q1=0;q2=1;q3=1;q4=1;
when 1000= q0=0;q1=0;q2=0;q3=1;q4=1;
when 1001= q0=0;q1=0;q2=0;q3=0;q4=1;
when others= q0=0;q1=0;q2=0;q3=0;q4=0;
end case;
end process;
end Behavioral;
tb : PROCESS
BEGIN
clkin=1;
wait for 1 ps;
clkin=0;
wait for 1 ps;
END PROCESS;
END;
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;
entity LY1 is
Port ( clk : in STD_LOGIC;
q0 : out STD_LOG
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