第9章_DDR存贮器控制器_mpc83xx中文手册..doc

DDR存贮器控制器 绪论 完全可编程的DDR SDRAM控制器支持大多数第一代JEDEC标准的、可用的x8或x16 DDR和DDR2存贮器，包括非缓存式和寄存式DIMM，但不支持在同一个系统中混合使用不同的存贮器类型或非缓存式和寄存式DIMM。内置的错误检测和校正（ECC）保证可靠的高频操作具有极低的位差错率。动态电源管理和自动预充电模式简化了存贮器系统的设计。丰富的特有特性，包括ECC差错注入，支持快速系统调试。 注意 本章中，“存贮体（bank）”指由一个片选指定的实际存贮体；“逻辑存贮体（logical bank）”指每个SDRAM芯片中四个或八个子存贮体中的一个。一个子存贮体由存贮器访问期间存贮体地址（MBA）上的两位或三位指定。 图9-1是DDR存贮器控制器及其相关接口的概要结构图。9.5节“功能描述”包括该控制器的详图。 图9-1 DDR存贮器控制器简化结构图 特性 DDR存贮器控制器包括这些与众不同的特性： 支持DDR和DDR2 SDRAM 64/72位SDRAM数据总线。支持DDR和DDR2的32/40位SDRAM数据总线 满足所有SDRAM定时参数的可编程设置 支持下列SDRAM配置： 四个物理存贮体（片选），每个存贮体独立寻址 带有x8/x16/x32数据端口的64M位到4G位设备（无直接x4支持） 非缓存式和寄存式DIMM 芯片选择交叉支持 支持数据屏蔽信号和子双字（sub-double-word）写的读－修改－写。注意，仅在ECC启用时，读－修改－写才是必要的。 支持两位差错检测和一位差错恢复ECC（8位校验字校验64位数据） 四表项输入请求队列 打开页面管理（每个逻辑存贮体都有专门的表项） 自动DRAM初始化序列或软件控制的初始化序列 自动DRAM数据初始化 支持最多八个（posted）更新 两倍SDRAM时钟的存贮器控制器时钟频率，支持睡眠电源管理 支持差错注入 操作模式 DDR存贮器控制器支持下列模式： 动态电源管理模式。DDR存贮器控制器在SDRAM没有挂起的数据事务时，通过使SDRAM CKE信号无效，可以减少功耗。 自动预充电模式。清除DDR_SDRAM_INTERVAL[BSTOPRE]让存贮器控制器在每次读或写事务时，都发出自动预充电命令。通过置位CSn_CONFIG[AP_n_EN]，每个独立片选的自动预充电模式可以独立启用。 外部信号说明 本节介绍DDR存贮器控制器的外部信号，说明当信号有效或无效时和当信号为输入或输出时的信号的行为。 注意 信号名字上的横线指示该信号为低有效，例如/MCAS（列地址选通）。低有效信号在它们为低时称为有效，为高时称为无效。不是低有效的信号，例如MDQ（数据总线），在它们为高时称为有效，为低时称为无效。 信号概述 存贮器控制器信号分为以下几组： 存贮器接口信号 时钟信号 调试信号 表9-1显示了存贮器控制器外部信号是如何分组的。设备硬件规范有表示引脚号的引线图。它还列出了所有的电气和机械规范。 表9-1 DDR存贮器接口信号汇总表 名字 功能/说明 复位 引脚数 I/O MDQ[0:63] 数据总线 全0 64 I/O MDQS[0:8] 数据选通 全0 9 I/O /MDQS[0:8] 数据选通反码 全1 9 I/O MECC[0:7] 差错校验和纠正 全0 8 I/O /MCAS 列地址选通 1 1 O MA[14:0] 地址总线 全0 15 O MBA[2:0] 逻辑存贮体地址 全0 3 O /MCS[0:3] 片选 全0 4 O /MWE 写允许 1 1 O /MRAS 行地址选通 1 1 O MDM[0:8] 数据屏蔽 全0 9 I/O MCK[0:5] DRAM时钟输出 全0 6 O /MCK[0:5] DRAM时钟输出（补码） 全0 6 O MCKE[0:1] DRAM时钟允许 全0 2 O MODT[0:3] DRAM（on-die）终止 全0 4 O MDVAL 存贮器调试数据正确 0 1 O MSRCID[0:4] 存贮器调试源ID 全0 5 O MDIC[0:1] 驱动器阻抗校准 高Z 2 I/O 表9-2给出了存贮器地址信号映射。 表9-2 存贮器地址信号映射 信号名字（输出） JEDEC DDR DIMM信号（输入） 信号名字（输出） JEDEC DDR DIMM信号（输入） 最高位 MA14 A14 MA4 A4 MA13 A13 MA3 A3 MA12 A12 MA2 A2 MA11 A11 MA1 A1 MA10 A10 最低位 MA0 A0