位数字频率计设计.doc

Shaanxi University of Technology 通信工程专业课程设计Ⅱ 题 目 数 字 频 率 计 的 设 计 学生姓名 任 莼 学号 所在院(系) 陕 西 理 工 学 院 电 信 工 程 系 专业班级 通 信 工 程 专 业 0 7 1 班 指导教师 魏 瑞老师 完成地点 陕 西 理 工 学 院 电 信 工 程 系 实 验 室 2010年 3 月 19 日 通信工程专业课程设计Ⅱ任务书 院(系) 电 信 工 程 系 专业班级 通 信 工 程 专 业 071班 学生姓名 任莼 一、课程设计Ⅱ题目 8 位 数 字 频 率 计 的 设 计 二、课程设计Ⅱ工作自 2010 年 3 月 1 日 起至 2010 年 3 月 19 日止 三、课程设计Ⅱ进行地点: 电 信 工 程 系 实 验 室 四、课程设计Ⅱ的内容要求： ⑴ 采用EDA技术设计一个8位十进制数字频率计数器，可以测量1z的信号频率，并将被测信号的频率在8个数码管上显示出来。可采用VHDL或原理图输入法,也可采用单片机等技术,设计一个数字频率计电路.结果应有仿真波形、流程图、并下载在EDA开发板上,测试验证无误。 ⑵该数字频率计数器由一个测频控制信号发生器TF_CTROL、一个有时钟使能的十进制计数器COUNTER_8BCD、一个32位锁存器FLIP_LATCH、八个7段BCD码译码器组成。TF_CTROL产生一个1秒脉宽周期的计数使能信号CNT_EN，对频率计的计数ENB使能端进行同步控制。当CNT_EN高电平时，允许计数；低电平时，停止计数，并保持其所计的数。在停止计数期间，在锁存信号LOCK的上升沿将计数器在前1秒钟的计数值装载到32位锁存器FLIP_LATCH中，由外部的7段译码器译出并稳定显示。其中信号CLR对计数器进行清零，为下1秒钟的计数做准备。 ⑶ 同一方案，原则上不超过3人，并应分工负责. ⑷ 课程设计报告采用计算机打印(A4纸-页边距:上3.2cm,下2.2cm,左3cm,右2.2cm,页眉1.5cm,页脚1.5cm;正文采用小四宋体)，同组人员报告相同率不得超过30%，否则无效；报告以书面和光盘（一个班可刻录一张光盘）两种形式上交。 ⑸本题目由通信071班任莼、邱锟执行 进度安排： 第1-3天：熟悉内容、方案论证 第4-10天：编写软件及调试运行 第9-12天：整体联调，课程设计验收 第13-15天：撰写、修改、提交课程设计