集成电路技术的发展与应用.docx

集成电路技术的发展与应用 电子信息技术的核心和基础是国家经济发展、科学技术发展和国防力量的重要象征。由于在计算机、移动通信、消费电子、半导体照明、汽车电子等国民经济各个领域的广泛应用, 集成电路产业已经成为信息产业的基石。自1958年第一块集成电路问世以来, 集成电路产业已经过50多年的发展, 产业技术不断进步, 分工越来越细致。集成电路制造环节仍然遵循着摩尔定律 (集成电路芯片上所集成的电子元件的数目, 每隔18个月就翻1倍) 快速向前发展, 延续摩尔定律的先导技术研究依然是全球热点。目前世界集成电路产业28~14 nm工艺节点已趋于成熟, 10 nm工艺节点刚刚进入量产, 7 nm及其更小节点正在处于研发阶段。在集成电路特征尺寸不断减小的过程中, 微纳加工、电路互联、器件特性等方面都面临巨大的挑战。 本文综述了当前集成电路制造工艺技术的主要挑战和研究现状, 并对其发展方向进行了展望。 1 序过程见表1 集成电路前道工艺是指从原始晶片开始至中测封装之前的所有工序过程, 即集成电路上晶体管等元器件的制备与互联过程。在集成电路特征尺寸减小、集成度增大过程中的主要技术挑战有微细加工技术、电路的互联技术、以及晶体管等器件特性的退化等。 1.1 曝光波长的控制 微细加工技术, 尤其是光刻技术, 是集成电路元器件特征尺寸减小的基础, 光刻系统的分辨率R决定了可以加工的最小线宽。光刻系统的分辨率R可以用式 (1) 表示 从式 (1) 可见, 光刻机分辨率与光源波长成正比, 与光刻机数值孔径成反比, 为了得到更细的加工线宽, 就要求光源波长尽可能减小, 数值孔径尽可能增大。理论上, 通过不断减小光刻机光源波长、增大数值孔径的方法可以获得足够的光刻机分辨率。但是减少光刻机光源波长、增大数值孔径又会减小光刻机的焦深 (DOF) , 如式 (2) 所示, 其中λ为光刻机光源波长, N 光刻机的正常工作离不开一定的焦深, 焦深过小时, 曝光光线无法获得满意的聚焦, 因而在调整光刻机的曝光光源波长和数值孔径之外, 还需要通过控制工艺因子k 光源波长的不断缩短在光刻机的技术进步中扮演了重要的作用。首台商用光刻机为尼康NSR1010G型光刻机, 使用436 nm的g线光源, 分辨率为1μm。436 nm g线光源可以满足最低至0.5μm的光刻要求。之后365 nm的i线光源可满足0.80~0.25μm的光刻要求, 248 nm的Kr F准分子激光光源可满足0.50~0.13μm的光刻要求, 193 nm的Ar F准分子激光光源可以应用于0.13~10.00 nm线宽的曝光。由于EUV等更短波长光刻机研发难度巨大, 传统干法光刻技术在向45 nm及以下节点发展时遇到了巨大的困难。在采用193 nm Ar F光源不变的前提下, 人们通过采用浸没式光刻加双重曝光的手段, 成功将193 nm Ar F光源的寿命延伸至45 nm、28 nm、22 nm、14 nm乃至10 nm。浸没式光刻将传统光刻技术中镜头与光刻胶之间的空气介质更换为折射率更大的液体介质 (目前常用的液体介质的折射率为1.44的水) , 从而增大数值孔径, 进一步提高光刻机分辨率 在光刻机设备的开发中, 除了不断开发更短光源、增大数值孔径之外, 人们还会采用多种分辨率增强技术, 通过降低工艺因子k 1.2 低金属材料的互联线 电路互联方面的挑战, 当前集成电路芯片上集成的晶体管数量已达数十亿个, 需要通过互连线为这些晶体管提供能量和时钟信号。随着集成电路特征尺寸的减小和晶体管数量的增加, 金属互联线的长度不断增加、横截面积不断减小, 从而引起互联线电阻的增加;互联线间距减小也会引起互联线电容的增大, 同时随着工作频率的不断提高, 寄生电感效应也必须考虑在内。在超大规模集成电路中, 限制集成电路性能的主要因素不是器件的门延迟, 而是互连线的寄生元件引起的互联延迟、电路功耗以及互连线之间信号的串扰。 互联延迟和电路功耗:金属互联线的延迟时间以RC时间常数来表征, 如式 (3) 所示, 其中R为互联线电阻, C为互联线电容, ρ为互联材料电阻率, l为互联线长度, w为互联线宽度, t 另一方面, 互联线长度的不断增加、截面积的不断减小, 都会导致互联线电阻上升, 从而引起电路功耗增大 目前, 减少互联延迟及电路功耗的方法主要由以下3种: (1) 采用电阻率ρ更低且可靠性更高的材料作为互联线; (2) 采用介电常数ε更低的材料作为互联介质, 即低k介质; (3) 采用多层布线方法, 减少信号传输距离, 提高单位芯片面积互联线集成度。 互联线信号串扰:当传输线传输信号时, 由于电磁耦合的作用, 在相邻的传输线上会产生不期望的信号干扰, 有可能导致逻辑电路的误动作。在频率不断提高的情况下, 互联线信号串