静态时序分析在数字集成电路设计中的应用.docx

【Word版本下载可任意编辑】 PAGE 1 - / NUMPAGES 1 静态时序分析在数字集成电路设计中的应用 *************************************  Ｒｅｐｏｒｔ  ｔｉｍｉｎｇ  －ｐａｔｈ ｆｕｌｌ  －ｄｅｌａｙ ｍａｘ  －ｍａｘ＿ｐａｔｈｓ １  Ｄｅｓｉｇｎ  ＡＲＬｃｏｒｅ  Ｖｅｒｓｉｏｎ ２０００.０５－１  Ｄａｔｅ  Ｆｒｉ Ｎｏｖ ２１ １５３８２５ ２００２  *************************************  Ｓｔａｒｔｐｏｉｎｔ ＡＲＬｄｐ／ｎ＿ＤＡＶａｌｉｄｓＮ＿ｒｅｇ  ｆａｌｌｉｎｇ ｅｄｇｅ－ｔｒｉｇｇｅｒｅｄ ｆｌｉｐ－ｆｌｏｐ ｃｌｏｃｋｅｄ ｂｙ ＴＸＣ  Ｅｎｄｐｏｉｎｔ ＡＲＬｓｍ／Ｃｓｔａｔｅ＿ｒｅｇ３  ｒｉｓｉｎｇ ｅｄｇｅ－ｔｒｉｇｇｅｒｅｄ ｆｌｉｐ－ｆｌｏｐ ｃｌｏｃｋｅｄ ｂｙ ＴＸＣ  Ｐａｔｈ Ｇｒｏｕｐ ＴＸＣ  Ｐａｔｈ Ｔｙｐｅ ｍｉｎ  Ｐｏｉｎｔ Ｉｎｃｒ Ｐａｔｈ  ——————————————————————  ｃｌｏｃｋ ＴＸＣ ｆａｌｌ ｅｄｇｅ ５.００ １５.００  ｃｌｏｃｋ ｎｅｔｗｏｒｋ ｄｅｌａｙ  ｉｄｅａｌ １.００ １６.００  ＡＲＬｄｐ／ｎ＿ＤＡＶａｌｉｄｓＮ＿ｒｅｇ  ／ＣＰＮ ｄｆｐｆｂ１ ０.００ １６.００ ｆ  ＡＲＬｄｐ／ｎ＿ＤＡＶａｌｉｄｓＮ＿ｒｅｇ／Ｑ  ｄｆｐｆｂ１ ０.５６ １６.５６ ｆ  ＡＲＬｄｐ／Ｕ３９４／Ｚ ａｎ０２ｄ１ ０.２５ １６.８０ ｆ  ＡＲＬｄｐ／ｎ＿ＤＡＶａｌｉｄｓ ＡＲＬｄｐ ０.００ １６.８０ ｆ  ＡＲＬｓｍ／ｎ＿ＤＡＶａｌｉｄｓ ＡＲＬｓｍ ０.００ １６.８０ ｆ  ＡＲＬｓｍ／Ｕ２６０／Ｚ ａｎ０４ｄ１ ０.２７ １７.０８ ｆ  ＡＲＬｓｍ／Ｕ２９４／Ｚ ａｏｒ２１ｄ１ ０.２７ １７.３４ ｆ  ＡＲＬｓｍ／Ｕ２９１／Ｚ ａｏｒ２１ｄ１ ０.３０ １７.６４ ｆ  ＡＲＬｓｍ／Ｃｓｔａｔｅ＿ｒｅｇ３／Ｄ  ｄｆｃｒｑ２ ０.００ １７.６４ｆ  ｄａｔａ ａｒｒｉｖａｌ ｔｉｍｅ １７.６４  ｃｌｏｃｋ ＴＸＣ ｒｉｓｅ ｅｄｇｅ ２０.００ ２０.００  ｃｌｏｃｋ ｎｅｔｗｏｒｋ ｄｅｌａｙ  ｉｄｅａｌ １.００ ２１.００  ＡＲＬｓｍ／Ｃｓｔａｔｅ＿ｒｅｇ３／ＣＰ  ｄｆｃｒｑ２ ０.００ ２１.００ｒ  ｌｉｂｒａｒｙ ｈｏｌｄ ｔｉｍｅ ０.５０ ２１.５０  ｄａｔａ ｒｅｑｕｉｒｅｄ ｔｉｍｅ ２１.５０    ……  ｄａｔａ ｒｅｑｕｉｒｅｄ ｔｉｍｅ ２１.５０  ｄａｔａ ａｒｒｉｖａｌ ｔｉｍｅ －１７.６４  ———————————————————————  ｓｌａｃｋ ＭＥＴ ３.８６  从中可以看出它非常详细地了从Ｓｔａｒｔｐｏｉｎｔ ＡＲＬｄｐ／ｎ＿ＤＡＶａｌｉｄｓＮ＿ｒｅｇ到 ＥｎｄｐｏｉｎｔＡＲＬｓｍ／Ｃｓｔａｔｅ＿ｒｅｇ３这条路径的时序关系，并且这条路径是满足保持时间的。  图5 时序电路及其端口时序图  静态时序分析在不同阶段的侧重点是不一样的。在布局布线前，往往更重视建立时间检查，而忽略保持时间检查。如果违背了建立时间，就必须重新优化。至于违背了保持时间，可以通过在布局布线后手工参加一定的延时来解决，在布局布线后，应重点检查保持时间。  在１００Ｍ以太网卡芯片设计中，通过做静态时序分析，确认了其设计的可靠性，为设计获得签字认可起到了保证性的作用。  静态时序分析是分析、诊断和确认设计的时序特性的方法。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计开展全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。  :