数字时钟设计实验报告.docx

电子课程设计【1】

题目：数字时钟

数字时钟设计试验陈述

一、设计请求：

设计一个24小时制的数字时钟.

请求：计时.显示精度到秒;有校时功效.采取中小范围集成电路设计.施展：增长闹钟功效.

二、设计计划：

由秒时钟旌旗灯号产生器.计时电路和校时电路组成电路.秒时钟旌旗灯号产生器可由振荡器和分频器组成.

计时电路中采取两个60进制计数器分离完成秒计时和分计时;24进制计数器完成时计时;采取译码器将计数器的输出译码后送七段数码管显示.

校时电路采取开关掌握时.分.秒计数器的时钟旌旗灯号为校时脉冲以完成校时.

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三、电路框图：

译码器

时计数器

译码器

分计数器

译码器

秒计数器

(24进制)

(60进制)

(60进制)

校时电路

秒旌旗灯号产生器

图一数字时钟电路框图

四、电路道理图：

（一）秒脉冲旌旗灯号产生器

秒脉冲旌旗灯号产生器是数字电子钟的焦点部分,它的精度和稳固度决议了数字钟的质量.由振荡器与分频器组合产生秒脉冲旌旗灯号.

振荡器:通经常应用555准时器与RC组成的多谐振荡器,经由调剂输出1000Hz

脉冲.

分频器:分频器功效重要有两个,一是产生尺度秒脉冲旌旗灯号,一是供给功效

扩大电路所须要的旌旗灯号,选用三片74LS290进行级联,因为每片为1/10分频器,三片级联好获得1Hz尺度秒脉冲.其电路图如下：

图二秒脉冲旌旗灯号产生器

（二）秒.分.时计时器电路设计

秒.分计数器为60进制计数器,小时计数器为24进制计数器.

60进制——秒计数器

秒的个位部分为逢十进一,十位部分为逢六进一,从而配合完成60进制计数器.当计数到59时清零着从新开端计数.秒的个位部分的设计：应用十进制计数器CD40110设计10进制计数器显示秒的个位.个位计数器由0增长到9时产生进位,连在十位部计数器脉冲输入端CP,从而实现10进制计数和进位功效.应用74LS161和74LS11设计6进制计数器显示秒的十位,当十位计数器由0增长到5时应用74LS11与门产生一个高电平接到个位.十位的CD40110的清零端,同时产生一个脉冲给分的个位.其电路图如下：

图三60进制--秒计数电路

60进制——分计数电路

分的个位部分为逢十进一,十位部分为逢六进一,从而配合完成60进制计数器.当计

数到59时清零着从新开端计数.秒的个位部分的设计：来自秒计数电路的进位脉冲使分的个位加1,应用十进制计数器CD40110设计10进制计数器显示秒的个位.个位计数器由0增长到9时产生进位,连在十位部计数器脉冲输入端CP,从而实现10进制计数和进位功效.应用74LS161和74LS11设计6进制计数器显示秒的十位,当十位计数器由0增长到5时应用74LS11与门产生一个高电平接到个位.十位的CD40110的清零端,同时产生一个脉冲给时的个位.其电路图如下：

24进制——时计数电路

图四60进制--分计数电路

来自分计数电路的进位脉冲使时的个位加,个位计数器由0增长到9是产生进位,连在十位计数器脉冲输入端CP,当十位计到2且个位计到3是经由74LS11与门产生一个清零旌旗灯号,将所有CD40110清零.其电路图如下：

图五24进制--时计数电路

译码显示电路

译码电路的功效是将秒.分.时计数器的输出代码进行翻译,变成响应的数字.用以驱动

LED七段数码管的译码器经常应用的有74LS148.74LS148是BCD-7段译码器/驱动器,输

出高电平有用,专用于驱动LED七段共阴极显示数码管.若将秒.分.时计数器的每位输出分离送到响应七段数码管的输入端,即可以进行不合数字的显示.在译码管输出与数码管之间串联电阻R作为限流电阻.其电路图如下：

图六译码显示电路

校时电路

校时电路是数字钟不成缺乏的部分,每当数字钟与现实时光不符时,须要依据尺度时光进行校时.一般电子表都具有时.分.秒等校时功效.为了使电路简略,在此设计中只进行分和小时的校时.“快校时”是经由过程开关掌握,使计数器对1Hz校时脉冲计数.图中S1为校订用的掌握开关,校时脉冲采取分频器输出的1Hz脉冲,当S1为“0时”可以进行“快校时”.其电路图如下：

11

11

U10D

74LS00

8

12 13

3U11A

U10C

74LS00 74LS00

9 10 1 2

U8E S2/M2Q2

1HZ

10

11

74LS04

R3

C1

S1

+5V

GND