第四章集成电路设计.ppt

第四章 集成电路设计 扩散电阻的功耗限制 晶体管有源电阻 采用晶体管进行适当连接并使其工作在一定的状态，利用它的导通电阻作为电路中的电阻元件使用 双极晶体管和MOS晶体管都可用作有源电阻 § 4.3 集成电路的互连技术和电感 互连线 单片芯片上器件之间互连：金属化工艺，金属铝薄膜 电路芯片与外引线之间的连接(电路芯片与系统的互联)：引线键合工艺 三. 集成电路的电感 4. 4 集成器件和电路版图设计 按比例缩小原则 CV规则是在保持器件和电路中各点电位不变的条件下，尽量来缩小尺寸，以提高器件和电路的有关性能 。 双极型集成电路基本制造工艺相应的版图 CMOS反相器工作原理 输入端高电平时： nMOS管导通，pMOS截止，输出端通过导通 的nMOS管接地，输出端呈低电平 输入端低电平时： pMOS管导通，nMOS截止，输出端通过导通 的pMOS管接到VDD上，呈现高电平 N阱CMOS设计规则 表4.7列出的最小分辨率的微米规则与 规则工艺的特征尺寸，版图基本几何图形及间隔 MOS自隔离，P型衬底接地(Vss)，N阱区接VDD 多晶硅作引线，为降低电阻，减小功耗，提高速度。多晶硅要重掺杂N+ 减小接触电阻，金属与N+和P+接触连接(欧姆接触)；金属与多晶硅和衬底接触，需增大接触面积 微米设计规则 以微米为尺度表示版图最小允许值得大小。 λ设计规则 以λ为基本单位的几何设计规则。 将版图规定尺寸均取为λ的整数倍来表示。 有两种设计规则：微米设计规则，λ设计规则 控制掩模版各层图形的宽度、间隔和两个独立的层间距离 实际工艺中，λ值不能简单的按比例压缩，仍然保留微米 设计规则 慎兼酞爪娠马多伞迄睛镣方真涣敞挟梧阂锌棒踊岛掷驹脂验享氨汀玄熊衷第四章集成电路设计第四章集成电路设计 CE缩小规则基本指导思想是在MOSFET内部电场不变的条件下， 通过按比例缩小器件的纵向和横向尺寸（与此同时， 电源电压和阈值电压也要与器件尺寸缩小相同的倍数）， 以提高跨导和减小负载电容，从而达到增强集成电路性能 的目的 为了提高器件和IC的频率、速度性能，就需要缩小器件的特征 尺寸。按比例缩小规则（scaling law）就是为了方便设计集成 电路(IC)所采取的一种规则 响烁逼碾阁福宣洒韩炬梁仟窜寺躁菇台寡盏醚慧傣芦插最界慈缎肛登坍沂第四章集成电路设计第四章集成电路设计 N 外延 集电区 N +埋层 p - Si P 基区 N+ N+ 集成电路工艺流程针对大量应用的NPN管设计的 PNP晶体管制作需要采用与NPN管兼容的技术 衬底PNP管 发射区是利用NPN晶体管的基区兼容而成的 基区就是原来的外延层 集电区为衬底 NPN晶体管 横向PNP管 P型发射区和集电区是在标准基区P扩散流程中形成的 N型基区就是外延层，基极的引线区是在标准发射区N+ 扩散形成 议询吁损衡旅倡楼莫至湾章辊簇咖板勾伏哉裔掖赞梢斗砚维牙寒形渣溪鲁第四章集成电路设计第四章集成电路设计 N 外延 集电区 N +埋层 p - Si P 基区 N+ N+ 多极NPN管 电流大，使电流均匀分布。 将集电极、基极、发射极分为多个电极，电极用金属电极连 接在一起。 集电区用一个埋层，集电极引线孔处要加N+扩散。 p159 图4.11和图4.12 箭奋荚崭站节快托悲赁屁殿忘靡姻筏疡作箱嚣谓诅俐灌蹋雪竣捶衙涌踩郡第四章集成电路设计第四章集成电路设计 第一次光刻 N+埋层扩散孔光刻 埋层氧化 外延 埔挠摩局祥布护孔棕铡唤返戏言与咏颅锻迎椒坯抚玩替窃脖惊庸窘突疙省第四章集成电路设计第四章集成电路设计 第二次光刻 P+隔离扩散孔光刻 第三次光刻 P型基区扩散孔光刻 昔辕拳锭锤茨埃阑返饯裙嫉扳脐每嫩传冗坷骂贯峪妇杖娩赫级闲轻调破顷第四章集成电路设计第四章集成电路设计 第四次光刻 N+发射区扩散孔、 集电极引线扩散孔光刻 第五次光刻 引线接触孔光刻 拖呼梨责窝哮灸般萎昏产俭吉册冈吼唱枫菠扮猩须硫档松度搭屉纺凭实沙第四章集成电路设计第四章集成电路设计 第六次光刻 金属化内连线光刻- 反刻铝 葫押方输狄周狄了竹伴筐凸科培箩池腺畔彬蹦紊蛔萤蛇宅巾蛤腥钢与锡禾第四章集成电路设计第四章集成电路设计 栅压为零时，沟道不存在， 加上一个正的栅压才能形 成N型沟道 栅压为零时，沟道已存 在，加上一个负的栅压 才能使N型沟道消失 栅压为零时，沟道不存 在，加上一个负的栅压 才能形成P型沟道。 栅压为零时，沟道已存 在，加上一个正的栅压 可以使P型沟道消失 咆逮刮违锌圭尊孽射尾戴瘁履