RISC-CPU设计.doc

一 设计题目RISC CPU设计二 功能简介RISC 即精简指令集计算机（Reduced Instruction Set Computer）的缩写。它是计算机的核心部件。计算机进行信息处理可分为两个步骤：1) 将数据和程序（即指令序列）输入到计算机的存储器中。2) 从第一条指令的地址起开始执行该程序，得到所需结果，结束运行。CPU的作用是协调 并控制计算机的各个部件执行程序的指令序列，使其有条不紊地进行。因此它必须具有 以下基本功能： a)取指令：当程序已在存储器中时，首先根据程序入口地址取出一条程序，为此要发出指令地址及控制信号。b)分析指令：即指令译码。是对当前取得的指令进行分析，指出它要求什么操作，并 产生相应的操作控制命令。c)执行指令：根据分析指令时产生的“操作命令”形成相应的操作控制信号序列，通 过运算器，存储器及输入/输出设备的执行，实现每条指令的功能，其中包括对运算 结果的处理以及下条指令地址的形成。将其功能进一步细化，可概括如下：1) 能对指令进行译码并执行规定的动作；2) 可以进行算术和逻辑运算；3) 能与存储器，外设交换数据；4) 提供整个系统所需要的控制；三 主要模块RISC CPU结构 RISC_CPU是一个复杂的数字逻辑电路，但是它的基本部件的逻辑并不复杂。可把它分成八个基本部件：1)时钟发生器2)指令寄存器3)累加器4)RISC CPU算术逻辑运算单元5)数据控制器6)状态控制器7)程序计数器8)地址多路器四 外围模块为了检测CPU的工作性能，需适当增加外围模块。需要有存储测试程序的ROM和装载数据的RAM、地址译码器。同时为了显示出流水灯的效果，增加一个分频模块，降低工作频率。五 各模块程序与仿真结果1）时钟发生器时钟发生器 clkgen 利用外来时钟信号clk 来生成一系列时钟信号clk1、fetch、alu_clk 送往CPU 的其他部件。其中fetch是外来时钟 clk 的八分频信号。利用fetch的上升沿来触发CPU控制器开始 执行一条指令，同时fetch信号还将控制地址多路器输出指令地址和数据地址。clk1信号用作指令寄 存器、累加器、状态控制器的时钟信号。alu_clk 则用于触发算术逻辑运算单元。 时钟发生器clkgen的波形见下图：程序代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity clkgen is port(clk:in std_logic; reset:in std_logic; clk1:out std_logic; clk2:out std_logic; clk4:out std_logic; fetch:out std_logic; alu_clk:out std_logic); end entity; architecture behav of clkgen is type state_type is(s1,s2,s3,s4,s5,s6,s7,s8); signal state:state_type; signal x_clk1,x_clk2,x_clk4,x_fetch,x_alu_clk:std_logic; begin clk1=not(clk); process(clk,reset) begin if(falling_edge(clk)) then if(reset=0)then clk2=0;clk4=1;fetch=0;alu_clk=0;state=s1; x_clk2=0;x_clk4=1;x_fetch=0;x_alu_clk=0; else case state is when s1=x_clk2=not(x_clk2);state=s2; when s2=x_clk2=not(x_clk2);x_clk4=not(x_clk4);state=s3; when s3=x_clk2=not(x_clk2);state=s4; when s4=x_clk2=not(x_clk2);x_clk4=not(x_clk4);x_fetch=not(x_fetch);state=s5; when s5