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CMOS电路中的闩锁效应的预防

闩锁效应的抑制措施

由以上分析可知，闩锁效应起因于寄生的可控硅结构，且其发生

需具备一定的条件，因此只要破坏产生闩锁效应的三个基本条件或其

中之一，就能有效地避免闩锁效应的发生，在实际应用中，通常可从

版图和工艺等方面采取措施，消除闩锁效应的发生．常用的抑制闩锁

效应的方法总结如下：

版图设计考虑

基本结构改进

由闩锁效应发生的条件可知，可以通过降低电流增益的方法抑制

闩锁。据此，可以尽可能加大寄生晶体管的基区宽度，即增加N阱到

阱外N+扩散区的距离，这样可以降低寄生晶体管的电流增益。

防止闩锁效应另外一个较好的办法是减小RS1或者RW2这两个

寄生电阻。因为这两个电阻如果为零，则PNPN结构永远不会导通。

由图l可知，RS1和RW2这两个寄生电阻的大小主要取决于寄生晶

体管基极与发射极的P+区与N+区的距离。对于简单的反相器来说，

寄生晶体管基极与发射极的P+区与N+区的距离越近，其寄生电阻越

小，抑制闩锁触发的特性越好。在版图设计中，可以考虑增加寄生晶

体管基极与发射极的P+区与N+区形成的衬底接触与阱接触的数目。

合理布局电源接触孔

合理布局电源接触孔，可以降低横向电流密度和衬底电阻RS，减

小寄生晶体管的放大倍数，同样可以达到抑制闩锁的目的。需注意的

问题如下：

(1)采用接衬底的环形VSS电源线(N阱)，并尽可能将衬底背面接

VSS。

(2)增加电源VSS和VDD的接触孔，并尽可能加大接触面积。

(3)N阱CMOS中接VSS的孔尽可能安排的离阱远一些，接VDD

的孔要尽可能安排在阱的所有边缘上。同时对每一个接VSS的孔都要

在相邻的阱中配以对应的VDD接触孔，并尽量使VSS和VDD的接

触孔的长边相互平行。

保护环结构

如图3所示，可以将N阱中的PMOS晶体管周围加上接电源的

N+环，在NMOS晶体管周围加上接低电位的P+环。这样可以使得多

数载流子在衬底或阱中形成的电阻电压降在注入寄生晶体管基区之前

被保护环收集，不但可以减小寄生电阻RS1和RW2阻值，还可以降

低晶体管的电流增益，能够有效的防止闩锁。

由于增加保护环会占用较大的芯片面积，因此，此方法只用于外

围电路和电路内部器件尺寸很大的MOS管。

图3带保护环结构的CMOS电路

工艺方面考虑

抑制发生闩锁的工艺可以分为两类，一类是通过减少载流子向基

区的注入，以减小晶体管的电流放大倍数。另一类是利用工艺和版图

设计相结合使寄生双极晶体管去耦，使得任意时候最多只有一个晶体

管导通。

减少载流子向基区的注入可以通过以下几种方案实现：(1)通过向

硅中掺入金或者内部吸收杂质的方式缩短基区载流子的寿命；(2)在基

区内建立减速场来阻碍少数载流子向基区的注入；(3)使用肖特基势垒

做源漏极。

外延衬底

普通P衬底工艺将整个电路做在一个低掺杂的p-衬底上，使得R

较大；

衬底

外延衬底则使用双层衬底，在低掺杂的P-衬底下方还有一层较高

掺杂的P+衬底，

，增加闩锁效应的预防水平，如图4所示。

以此大大减小了R

衬底

图4外延衬底剖面图

倒掺杂阱

该工艺的目的是使阱中较深处的杂质浓度较大，以此来减小R

，提高闩锁

阱

效应的预防水平；而表面的杂质浓度较小，以此保证载流子迁移

率高，驱动电流足够大，MOS器件获得足够的速度，如图5所示。

图5倒阱掺杂结构示意图

槽