Verilog HDL数字集成电路设计方法概述.ppt

图1.3-1VerilogHDL的发展历史1989年Cadence公司收购了GDA公司，VerilogHDL语言成为Cadence公司的专有设计语言。为了在更大范围内推广和使用VerilogHDL，1990年Cadence公司决定公开VerilogHDL语言，于是成立了OVI(OpenVerilogInternational)组织，负责促进VerilogHDL语言的发展。

1993年，几乎所有ASIC厂商都开始支持VerilogHDL，并且认为VerilogHDL-XL是最好的仿真器。同时，OVI组织推出VerilogHDL2.0规范，IEEE接受了将其作为IEEE标准的提案。自此，VerilogHDL正式成为数字集成电路的设计语言标准(见表1.3-1)。表1.3-1VerilogHDL国际标准1995年底，IEEE制定了第一个VerilogHDL语言标准VerilogIEEE1364-1995。在此基础上，于2001年又增加了部分功能，并制定了较为完善的标准VerilogIEEE1364-2001。目前在数字集成电路方面主要采用的就是这两个标准所规定的程序语法和设计规范。

VerilogHDL在数字集成电路设计上的优越性，使其在硬件设计领域得到了广泛的应用和发展。

在模拟电路设计方面，基于IEEE1364VerilogHDL规范，提出了模拟电路行业的标准建模语言Verilog-A，以提高模拟集成电路的程序化设计能力。在系统级设计方面，传统的设计方法采用C语言等高级软件语言进行数学模型的建立和分析，通过定点化设计，将数学模型转变成电路模型，最后采用HDL语言进行电路设计。这种方法的缺点是，数学模型的建立和电路设计是独立的，从而导致设计周期长、需要的人员和软件多，且存在重复性的工作等问题。研究和开发人员希望能将数学模型直接用于数字集成电路的设计，以提高集成电路的设计效率，这就给EDA工具厂商提出了新的要求。为了满足这一要求，2005年诞生了SystemVerilogIEEE1800-2005标准。该标准建立在VerilogHDL语言的基础上，在系统层次上增强了模型建立和验证的功能，是IEEE1364Verilog-2001标准的扩展，向下兼容Verilog-2001，并将成为下一代硬件设计和验证的语言。

在功能设计方面，VerilogHDL采用描述性建模方式，通过行为描述、数据流描述和结构性描述等方式，可以对电路、输入信号激励和响应监控方式进行设计。同时，提供编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。VerilogHDL语言定义了完善的语法规则，对每个语法结构都定义了清晰的模拟、仿真语义。它从C语言中继承了多种操作符和结构，具有较强的扩展建模能力。VerilogHDL语言的核心子集相对紧凑，可以满足大多数建模应用的要求，容易学习和掌握。当然，应用于数字集成电路设计的较为完整的VerilogHDL语言还有很多的语法规则和使用方式，需要进一步学习。本书主要针对VerilogHDL基本语法规则和数字集成电路设计进行讲述，更为专业和细致的内容需要参照相关的国际标准和EDA工具的功能说明，以应对越来越复杂的数字集成电路芯片设计和验证工作。

目前，最为常用的硬件描述语言有两种，分别是VerilogHDL和VHDL(VHSICHardwareDescriptionLanguage)。其中，VHSIC是VeryHighSpeedIntegratedCircuit的缩写，故VHDL准确的中文译名应为甚高速集成电路的硬件描述语言。1.4VerilogHDL和VHDLVerilogHDL和VHDL都是完备的HDL设计和验证语言，具有完整的设计方法和设计规范。它们可以设计和验证超大规模数字集成电路，并且都已成为IEEE标准。选用哪种语言进行数字集成电路开发，主要取决于设计单位的基础、计划采用的设计方案和EDA工具。这两种HDL语言具有较多的共同特点：

(1)能形式化地抽象表示电路的行为和结构；

(2)支持逻辑设计中层次与范围的描述；

(3)可借用高级语言的精巧结构来简化电路行为的描述，具有电路仿真与验证机制，以保证设计的正确性；(4)支持电路描述由高层到底层的综合转换；

(5)硬件描述与实现工艺无关(有关工艺参数可通过语言提供的属性包括进去)；

(6)便于文档管理；

(7)易于理解和设计重用。

但是作为两种不同的标准化HDL语言，VerilogHDL和VHDL在设计方法和范围方面也有