QuartusII警告信息大解析zz.docx

QuartusII警告信息大解析zz QuartusII警告信息大解析zz PAGE / NUMPAGES QuartusII警告信息大解析zz QuartusII  警告信息大解析  (zz) 2008-07-01 17:34:12 Trackbacks： 8633-1-1 在 QuartusII 下进行编译和仿真的时候 ,会出现一堆 warning, 有的可以 忽略 ,有的却需要注意 ,虽然按 F1 可以了解关于该警告的帮助 ,但有时候帮助解释的仍然不清 楚 ,大家群策群力 ,把自己知道和了解的一些关于警告的问题都说出来讨论一下 ,免得后来的 人走弯路 . 下面是我收集整理的一些 ,有些是自己的经验 ,有些是网友的 ,希望能给大家一点帮助 ,如有不 对的地方 ,请指正 ,如果觉得好 ,请版主给点威望吧 ,谢谢 clock-sensitive change during activeclockedge at time time on register name 原因： vector sourcefile 中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的 边缘同时变化。而时钟敏感信号是 不能在时钟边沿变化的。其后果为导致结果不正确。 措施：编辑 vector source file assignment warning at location: truncated value with size number to match size of target (number 原因 :在 HDL  设计中对目标的位数进行了设定  ,如 :reg[4:0]  a;而默认为  32 位,将位数裁定到合 适的大小 措施 :如果结果正确 ,无须加以修正 ,如果不想看到这个警告 ,可以改变设定的位数 reachable assignments to #_out(10) assign 0, register removed by optimization 原因 :经过综合器优化后，输出端口已经不起作用了 9 pins have nothing, GND, or VCC driving #in port -- changes to this connectivity may change fitting results 原因 :第 9 脚，空或接地或接上了电源 措施 :有时候定义了输出端口，但输出端直接赋‘ 0’，便会被接地，赋‘ 1’接电源。如果你 的设计中这些端口就是这样用的，那便可以不理会这些 warning pins functioning as undefined clocks and/or memory enables 原因 :是你作为时钟的 PIN 没有约束信息。可以对相应的 PIN 做一下设定就行了。主要是指 你的某些管脚在电路当中起到了时钟管脚的 作用，比如 flip-flop 的 clk 管脚，而此管脚没有时钟约束，因此 QuartusII 把“ clk ”作为未 定义的时钟。 措施 :如果 clk 不是时钟，可以加“ not clock ”的约束；如果是，可以在 clock setting 当中加 入；在某些对时钟要求不很高的情况下， 可以忽略此警告或在这里修改 :AssignmentsTiming analysis settings...Individualclocks...... 注意在 Applies to node 中只用选择时钟引脚一项即可， 即可，无须太紧或太松。  required fmax  一般比所要求频率高  5% characteristics of device EPM570T144C5 are preliminary 原因 :因为 MAXII 是比較新的元件在 QuartusII 中的時序並不是正式版的 ,要等 Service Pack 措施 :只影响 Quartus 的 Waveform. Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled 措施 :将 setting 中的 timing RequirementsOption--More Timing Setting--setting--Enable Clock Latency 中的 on 改成 OFF clock high time violation at ns on register |counter|lpm_counter:count1_rtl_0|dffs[11] 原因 :违反了  steup/hold  时间，应该是后仿真，看看波形设置是否和时钟