EDA数字钟实验报告内容较全面.doc

摘要 利用QuartusII与FPGA，制作数字钟。数字钟由分频模块，计数模块、显示模块、报时模块等几部分构成，数字钟的时、分、秒由一个24进制计数器（00-23），两个60进制计数器（00-59）级联构成。以10进制计数器74160来实现时间计数单元的计数功能。利用一片7447，采用分时复用方式，连接LED数码管显示。 关键词 EDA、FPGA、VHDL、QuartusII、数字钟。 Abstactor In this study, Multifunction digital clock on the design and simulation through Using Quartus2 software;downloaded to the FPGA after Successful simulation,clock display on the led; achieve the required functions through reusing switch main modules are: dynamic display circuit, Set the clock hours， the music circuit, keypad circuit; features include: clock display, alarm clock and hourly chime。 Keywords EDA、FPGA、VHDL、QuartusII 、Digital Clock 目录 1 ···············设计要求说明 2 ···············方案论证 3 ···············各模块原理说明 1）分频模块 2）计时模块 3）显示模块 4）报时模块 4··················引脚分配 5··················结论 6··················参考文献 一、设计要求 1、 能进行正常的时、分、秒计时功能； 2、 分别由六个数码管显示时分秒的计时； 3、 K1是系统的使能开关（K1=0正常工作，K1=1时钟 保持不变）； 4、 K2是系统的清零开关（K2=0正常工作，K2=1时钟 的分、秒全清零）； 5、 K3是系统的校分开关（K3=0正常工作，K3=1时可 以快速校分）； 6、 K4是系统的校时开关（K4=0正常工作，K4=1时可 以快速校时）； 7、 使时钟具有整点报时功能（当时钟计到59’53”时开始 报时，在59’53”, 59’55”,59’57” 时报时频率为512Hz, 59’59”时报时频率为1KHz, ）； 8、 自己添加其他功能； 二、方案论证 采用模块化的设计思路，分别设计分频模块，计数模块、显示模块、报时模块。数字钟的时、分、秒由一个24进制计数器（00-23），两个60进制计数器（00-59）级联构成。以10进制计数器74160来实现时间计数单元的计数功能。利用一片7447，采用分时复用方式，连接LED数码管显示。 三、各模块原理说明 1）分频器模块 原理：48分频+1000分频+1000分频 48分频 原理：采用两片74160，构成摸十二计数器，十位74160的QD端每12个时钟信号改变电位。周期为24/时钟信号。后经T触发器，进行二分频，由Q端输出48分频的信号。 封装图： 仿真波形： 500分频(产生的500分频用于报时) 原理：采用三片74160，构成模125计数器，百位的74160QD端每125个时钟信号电位改变一次，每周期包含250个时钟信号。之后经过T触发器，二分频后得到500分频的输出信号。 封装图： 仿真波形： 1000分频器 由500分频器其后再加一T触发器，即产生1000分频信号。 封装图： 仿真波形： 将一个48分频，两个1000分频电路串联起来，即可构成4.8GH分频电路。 封装图： 输出：1Hz,1KHz. 计时模块 一个24进制计数器代表小时，两个六十进制计数器分别带别分、秒。 模60计数器 原理：由两片74160构成模60计数器，ent=1当计数至59时，idn=0,计数器清零。c1输出1，作为进位信号。 封装图： 功能分析： clk:时钟或仅为信号输入； ent：计数使能端； clr:清零端； d[3..0],d[7..4]:个位、十位的计时信号输出口。 仿真波形： 模24计数器 原理：用两片74160，采用清零法，构成模24计数器。 封装图： 仿真波形： 计时器电路图 功能分析： 1）k1、k2、k3=0，秒位mod60的ent=1,开始计时。 2）k2为清零端。k2=1,计时器清零。 3）当k1、k4=0,秒位进位或k3=1（1Hz