《集成电路设计原理》试卷及答案解析.doc

电科《集成电路原理》期末考试试卷 一、填空题 1.（1分） 年，第一次观测到了具有放大作用的晶体管。 2．（2分）摩尔定律是指 。 3.集成电路按工作原理来分可分为 、 、 。 4.（4分）光刻的工艺过程有底膜处理、涂胶、前烘、 、 、 、 和去胶。 5.（4分）MOSFET可以分为 增强型NMOS，耗尽型NMOS，增强型PMOS，耗尽型PMOS___四种基本类型。 6.（3分）影响MOSFET阈值电压的因素有： 、 以及 。 7.（2分）在CMOS反相器中，Vin，Vout分别作为PMOS和NMOS的 栅极， 和 漏极 ； VDD， 作为PMOS的源极和体端， ，GND 作为NMOS的源极和体端。 8．（2分）CMOS逻辑电路的功耗可以分为 和 。 9.（3分）下图的传输门阵列中,各管的阈值电压，电路中各节点的初始电压为0，如果不考虑衬偏效应，则各输出节点的输出电压Y1= 4 V，Y2= 3 V，Y3= 3 V。 10.（6分）写出下列电路输出信号的逻辑表达式：Y1= ；Y2= ；Y3= 。 二、画图题：（共12分） 1．（6分）画出由静态CMOS电路实现逻辑关系的电路图，要求使用的MOS管最少。 2.（6分）用动态电路级联实现逻辑功能,画出其相应的电路图。 三、简答题：（每小题5分，共20分） 1.简单说明n阱CMOS的制作工艺流程，n阱的作用是什么？ 2.场区氧化的作用是什么，采用LOCOS工艺有什么缺点，更好的隔离方法是什么？ 3.简述静态CMOS电路的优点。 4.简述动态电路的优点和存在的问题。 四、分析设计题：（共38分 1.（12分）考虑标准0.13 CMOS工艺下NMOS管，宽长比为W/L=，栅氧厚度为，室温下电子迁移率，阈值电压=0.3V,计算V、V和0.9V时的大小。已知：，。 2．（12分）如图所示，M1和M2两管串联，且，请问： 1) 若都是NMOS，它们各工作在什么状态? 2) 若都是PMOS，它们各工作在什么状态? 3) 证明两管串联的等效导电因子是。 3．（14分）设计一个CMOS反相器，要求在驱动10fF外部负载电容的情况下，输出上升时间和下降时间都不能大于40ps，并要求最大噪声容限不小于0.55V。针对0.13工艺，已知：,,，，，，，，ln14.33=2.66，ln14=2.64。 《集成电路原理》期末考试试卷 参考答案 一、填空题：（共30分） 1．（1分）1947 2．（2分）集成电路中的晶体管数目（也就是集成度）大约每18个月翻一番 3．（3分）数字集成电路，模拟集成电路，数模混合集成电路 4．（4分）曝光，显影，坚膜，刻蚀 5．（4分）增强型NMOS，耗尽型NMOS，增强型PMOS，耗尽型PMOS 6．（3分）栅电极材料，栅氧化层的质量和厚度，衬底掺杂浓度 7．（2分）栅极，漏极，VDD，GND 8．（2分）动态功耗，静态功耗 9．（3分）4，3，2 10．（6分），， 二、画图题：（共12分） 1．（6分） 2．（6分） 三、简答题：（每小题5分，共20分） 1．答：n阱CMOS的制作工艺流程：1.准备硅片材料；2.形成n阱；3.场区隔离；4.形成多晶硅栅；5.源漏区n+/p+注入；6.形成接触孔；7.形成金属互连；8.形成钝化层。 n阱的作用：作为PMOS管的衬底，把PMOS管做在n阱里。 2．答：场区氧化的作用：隔离MOS晶体管。 LOCOS工艺的缺点：会形成鸟嘴，使有源区面积比版图设计的小。 更好的隔离方法：浅槽隔离技术。 3．答：1.是一无比电路,具有最大的逻辑摆幅；2.在低电平状态不存在直流导通电流； 3.静态功耗低；4.直流噪声容限大；5.采用对称设计获得最佳性能。 4．答：动态电路的优点：1