实验三含异步清和同步时钟使能的位加法计数器.ppt

EDA实验 【实验三】含异步清0和同步时钟使能的4位加法计数器 实验目的 掌握简单逻辑电路的设计方法。 学习使用VHDL语言进行含异步清零和同步加载与时钟使能的计数器的设计。 实验原理 下图是本试验中设计所要的计数器，由4位带异 步清零的加法计数器和一个4位锁存器组成。其 中，输入端有异步清零信号RST，高电平有效； 时钟信号CLK；计数使能信号ENA，高电平有 效；输出端有进位信号COUT和计数值OUTY。 当异步复位信号RST是高电平时，计数值OUTY 输出0；当计数使能控制信号 实验原理 ENA为‘1’时允许计数，当ENA为‘0’时停止计数。 计数器输出为“1111”时(十进制计数器，输出为 “1001”)，进位信COUT为“1”，否则COUT输出 为“0”。 实验内容 程序5-2: IF RST=1THEN CQI=0000; ELSIF CLKEVENT AND CLK=1 THEN IF ENA=1 THEN IF CQI1001 THEN CQI =CQI+1; ELSE CQI=0000; END IF; 实验内容 END IF; END IF; COUT=CQI(0) AND AND CQI(3); 实验要求 说明例5-1各语句的含义，以及该例的整体功能。在MAXPLUS II上进行编辑、编译、综合、适配、仿真。 设计10进制计数器的程序进行编辑、编译、综合、适配、仿真；并进行引脚锁定及硬件测试。建议选实验电路模式5，用数码1显示译码输出（PIO19---PIO16），D8 （PIO15）作为进位输出，键8、键7（PIO7---PIO6）两位控制输入，硬件验证译码器的工作性能。 实验数据记录 思考题 在例4-3-1中是否可以不定义信号CQI而直接用输出端口信号完成加法运算，即“OUTY=OUTY+1”？ * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * *