VHDL实验报告-沈金凯).pdf

《VHDL与数字系统计》

试验报告

班级电信103

姓名沈金凯

学号110023089

王新华编写

信息与电子工程学院

2011年10月

试验一简洁逻辑电路设计与仿真

一、试验目的

1、学习并驾驭MAX+PLUSⅡCPLD开发系统的基本操作。

2、学习在MAX+PLUSⅡ下设计简洁逻辑电路与功能仿真方法。

二、试验仪器设备

1、PC机一台。

2、MAX+PLUSⅡCPLD软件开发系统一套。

三、试验内容

1、用D触发器设计一个4进制加法计数器并进行功能仿真。

（1）设计1个时钟脉冲输入端CLK;

（2）设置2个计数状态输出端Q1、Q0；

（3）按二进制加法规律计数；

（4）进行电路功能仿真与验证。

2、设计一个2-4线译码器并进行静态功能仿真。

（1）2个输入端，A0和A1；

（2）4个输出端，Y0至Y3；

（3）电路功能真值表如表1-1示，输出为高电平有效：

（4）进行电路功能静态测试与验证。

表1-12-4译码器真值表

A1A0Y0Y1Y2Y3

001000

010100

100010

110001

四、试验操作步骤

（一）4进制加法计数器设计与仿真

1、开机，进入MAX+PLUSⅡCPLD开发系统。

2、在工具条中选择新建文件，弹出NEW界面，在该界面中选择TextEditFile项，然后点击

OK，进入文本编辑状态。然后点击工具条中的保存按钮，在弹出的SaveAs界面中选择后

缀.VHD,并为当前的试验选择恰当的路径并创建项目名称。

3、编辑输入相应的程序代码。

4、在File菜单中选Project项，选择其中的SetProjecttoCurrentFile，将项目设置为当前文件。

然后保存当前文件。

5、选择器件。点击Assign菜单的Device项，在弹出的Device界面中选择ACEX1K系列的

EP1K100QC208-3。留意界面中的ShowOnlyFastestSpeedGrades不要选中，否则显示不出该器件。

6、点击MAX+PlusII菜单下的Compiler进行编译，然后点击START按钮起先编译。对编译的结

果进行视察，假如出现错误或告警，检查输入的源代码解除语法错误并重新编译，重复此过程直到

编译通过。

7、点击MAX+PLUSⅡ菜单下的WaveformEditor子菜单出现WaveformEditor窗口。点击鼠标

右键，选择EnterNodesFromSNF子菜单,在EnterNodesFromSNF对话框中点击List按钮、“=”按

钮和Ok按钮，填入电路节点名称。

8、在时钟输入端CLK处设置好方波脉冲，点击MAX+PLUSⅡ菜单下的Simulaotr子菜单，进行

波形仿真以验证电路的逻辑功能。

9、点击MAX+PLU