数码管显示控制器设计与实现a.docx

北京邮电大学实 验 报 告 数字电路与逻辑设计实验报告 学 院 班 级 姓 名： 学 号： 日 期： 目录一．实验目的1二．实验所用仪器及元器件1三．实验内容1四．实验设计思路及原理1 1．实验原理1 2．设计思路2五．实验内容11．VHDL代码12．仿真波形33．波形分析4六．故障及问题分析1七．实验总结和结论1八．参考文献1一．实验目的掌握VHDL语言的语法规范，掌握时序电路描述方法掌握多个数码管动态扫描显示的原理及设计方法二．实验所用仪器及元器件计算机直流稳压电源数字系统与逻辑设计实验开发板三．实验内容实验一：QuartusⅡ原理图输入法设计与实现实验内容：用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。用实验内容1中生成的的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。用3线-8线译码器（74LS138）和逻辑门设计实现函数F=CBA+CBA+CBA+CBA，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。实验二:用VHDL设计与实现组合逻辑电路实验内容：用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，7段数码管显示输出信号。用VHDL语言设计实现一个8421转换为格雷码的代码转换器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。用VHDL语言设计实现一个4人表决器，多数人赞成决议则通过，否则决议不通过，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。实验三:用VHDL设计与实现时序逻辑电路实验内容：用VHDL语言设计实现一个分频系数为12，分频输出信号占空比为50%的分频器。要求在QuartusⅡ平台上设计程序并仿真验证设计。用VHDL语言设计实现一个带异步复位的8421十进制计数器，仿真验证其功能，并下载到实验板测试。要求用按键设定输入信号，发光二极管显示输出信号。将（1）、（2）和数码管译码器3 个电路进行链接，并下载到实验板显示计数结果。实验四:用VHDL设计与实现相关电路实验内容（二选一）:数码管扫描显示控制器设计与实现同时显示0、1、2、3、4、5、6、7在八个数码管上滚动显示（选做）双色点阵行列扫描控制器从上至下逐行循环点亮点阵，第一行亮红色，第二行亮绿色，依此类推，到第八行后再从第一行开始，每行点亮时间为0.5秒。从上至下逐行点亮点阵（红色或绿色均可），直至点亮所有行，然后全部熄灭，再重新从第一行开始。以上2个功能可通过拨码开关切换。四．实验设计思路及原理实验三（3）和实验四模块端口说明及连接图实验三（3）：（1）：连接图（2）模块端口说明：时钟输入12分频器，分频器输出作为10进制器输入，十进制输出作为数码管显示器的输入，从而在一个数码管上可以显示从0~9。（1）分频器端口：clk：输入的时钟信号；clear：输入的信号，控制分频器的开始和停止；clk_out：分频器的输出信号。（2）8412十进制计数器端口：clk：输入的时钟信号；clear：输入的信号，控制计数器开始和停止；r，s：输入的置位端口，r=0,s=1时置0;r=1,s=0时置9；r=1，s=1时正常工作。q：输出的四位向量，表示计数器当前的计数。（3）数码管译码器端口：a：输入的四位向量，得到一个4位二进制数作为输入；b：输出的7位向量，每一位控制单个数码管的abcdefg;c：输出的8位向量，每一位分别控制一个数码管的显示；实验四：连接图：模块端口说明：CLK是时钟信号输入，由于使用的时钟信号频率是1kHz，因此只要将时钟信号直接输入数码管进行显示即可。较高的频率使得每次显示的值都在人眼视觉停留范围内，因此，最终可以看到同时显示的0—7这八个数值。五．实验内容实验一（2）、实验三（3）和实验四的原理图或VHDL代码1.实验一（2）原理图：半加器全加器（ha为第一个图的半加器）2.实验三（3）VHDL代码（分为四部分）：计数器代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY count ISPORT(clk,clear:IN STD_LOGIC;r,s:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 downto 0));END count;ARCHITECTURE a OF count ISSIGNAL q_temp:STD_LOGIC_VECTOR(3 DOWNTO 0)