《Cadence 16.5 PCB Edit 新功能连载》.pdf

Cadence 16.5 PCB Edit 新功能连载（一） Cadence 在5 月份推出了16.5 的新版本，其中也增进了不少一些新的功能，特别 是引进了最新的embedded 设计。将PCB 设计思路推向了一个崭新的台阶，今天在这 里就和大家来讨论下怎样通过Allegro 实现embedded 设计。 首先，请大家将软件打开，按照步骤一步步来完成设计演示。可以随意选择一块 已经netin 的板子（当然里面要有电阻电容咯^_^ ） Ok ，打开后我们就来设置哪些器件将被埋入板子的内层。打开CM，点击 properties-component，如下图： 上海市长宁区延安西路726 号华敏、翰尊时代广场13 层H 座 T:0218063 F: 021 邮箱：peterchen@ 将电容那组器件将“+ ”号点开，然后点开placement 那一栏，你会发现有如下三 个选项： 1. REQUIRED: 元件必须拜访内层 2. OPTIONAL：在placement 的时候，元件可以由设计人员选择放置表层或者内层 3. EXTERNAL_ONLY ：只放在表层 知道以上信息后，我们就开始来设计器件placement 属性，这里我将板子中电容的一 半设为required ，另一半设为optional 。这样我们在后面会提到两者具体的区别。 好了，以上我们已经设置完毕将要埋入内层器件的设置。但是光设置器件还不够， 接下来必须要设置一下板子叠层，来满足器件埋入的需要。 1. 打开叠层设置窗口，这里我将sig_6 的上面材料加厚到20mil ，如下图所示。这样 才能保证在sig_6 层的器件有足够的高度而不影响到其他走线层。 上海市长宁区延安西路726 号华敏、翰尊时代广场13 层H 座 T:0218063 F: 021 邮箱：peterchen@ 2. 设置完高度以后，接下来就是要设置器件的嵌入层。点击setup-enbedded layer setup, 出现以下窗口，可以看到刚才在sig_6 上面的材料已经加厚到20 ，所以我们就以sig_6 层来作为嵌入器件的层， 点击sig_6 右边embedded statue 的下拉，可以看到以下菜单， 1．Body up : 器件在嵌入层的顶部 2 ．Body down ：器件在嵌入层的底部 3 ．Protruding allow ： 允许相邻层的embedded 由于过高穿过该层 居于以上三种，大家有时间可以都试一下是什么样的效果，这里我就以body up 来演 示。 接下来讲解一下Embedded Global Parameters 下的各个参数设置， 1. package height: 器件高度到相邻层之间的余量，如上图中的1. 2. minimum cavity gap for merging:腔体达到合并前的最小shape 宽度 3. placebound via keepout expansion: 器件与via 之间的安全间距 4. package to cavity spacing: 器件与腔体之间的安全间距 做完以上全部设置后，我们就可以器件的摆放，点击place-manually 出现以下窗口， 上海市长宁区延安西路726 号华敏、翰尊时代广场13 层H 座 T:0218063 F: 021 邮箱：peterchen@ 其中C1-C11 的我们已经将其place 属性设置为required ，所以软件自动将其放入我们 已经设置好的sig_6 层中去，如下图： 接下来我们来看下C12-C20 的电容，由于之前将它们的place 属性都设置为optional， 所以设计人员可以根据自己需要将器件放入内层或表层都可以，在放下器件之前右击 选择”place on layer” 来选择器件需要放入的层。 上海市长宁区延安西路726 号华敏、翰尊时代广场13 层H 座 T:0218063 F: 021 邮箱：peterchen@ 当然，我们也可以用可以和平时一样用quickplace 来摆放embedded 器件，点击 plac