第16讲 VHDL主要描述语句.ppt

第16讲 VHDL的主要描述语句 ;本讲知识点：;VHDL顺序语句 顺序语句是指完全按照程序中书写的顺序执行各语句。 顺序描述语句只能出现在进程或子程序中，用来定义进程或子程序的算法。顺序语句可以用来进行算术运算、逻辑运算、信号和变量的赋值、子程序调用等，还可以进行条件控制和迭代。;VHDL顺序语句主要包括： ·变量赋值语句（Variable Evaluate） ·信号赋值语句（Signal Evaluate） ·WAIT语句 ·IF 语句 ·CASE 语句 ·LOOP 语句 ·NEXT 语句 ·EXIT 语句 ·RETURN 语句 ·过程调用语句（Procedure Call） ·断言语句（Assert） ·REPORT 语句 ·NULL 语句 ;变量赋值语句 变量赋值语句语法格式为： 变量赋值目标 := 赋值表达式 ; 对于数组赋值，可采用下列格式：; 信号赋值具有延时性、全局性，赋值符用“=”表示。; 对于数组赋值，可采用下列格式：;WAIT语句 等待（WAIT）语句在进程或过程中使用，用于程序的暂停和等待 。 当进程执行到等待语句时，就将被挂起并设置好再次执行的条件。 WAIT语句可以设置4种不同的条件：无限等待、时间到、条件满足以及敏感信号量变化。;（1）WAIT --无限等待语句 这种形式的WAIT语句在关键字“WAIT”后面不带任何信息，是无限等待的情况。;例[A] PROCESS BEGIN y = a AND b； WAIT ON a，b； END PROCESS； 例[B] PROCESS（a，b） BEGIN y = a AND b； END PROCESS； ; 需要注意的是，在使用WAIT ON语句的进程中，敏感信号量应写在进程中的WAIT ON语句后面；而在不使用WAIT ON语句的进程中，敏感信号量应在开头的关键词PROCESS后面的敏感信号表中列出。 VHDL规定，已列出敏感信号表的进程不能使用任何形式的WAIT语句。 ;（3）WAIT UNTIL 条件 --条件等待语句 这种形式的WAIT语句使进程暂停，直到预期的条件为真。WAIT UNTIL后面跟的是布尔表达式，在布尔表达式中隐式地建立一个敏感信号量表，当表中任何一个信号量发生变化时，就立即对表达式进行一次测评。如果其结果使表达式返回一个“真”值，则进程脱离挂起状态，继续执行下面的语句。即WAIT UNTIL语句需满足以下条件： ·在条件表达式中所含的信号发生了变化； ·此信号改变后，且满足WAIT UNTIL语句中表达式的条件。 这两个条件缺一不可，且必须按照上述顺序来完成。 ;WAIT UNTIL语句有以下三种表达方式： WAIT UNTIL 信号 = VALUE； WAIT UNTIL 信号’EVENT AND信号 = VALUE； WAIT UNTIL 信号’STABLE AND信号 = VALUE； 例如： WAIT UNTIL clock = “1”； WAIT UNTIL rising_edge（clk）； WAIT UNTIL clk =‘1’AND clk’ EVENT； WAIT UNTIL NOT clk’ STABLE AND clk= “1”； ;（4）WAIT FOR 时间表达式 --超时等待语句 例如：WAIT FOR 40 ns； 在该语句中，时间表达式为常数40ns，当进程执行到该语句时，将等待40ns，经过40ns之后，进程执行WAIT FOR的后继语句。 例如：WAIT FOR（a*（b+c））； 在此语句中，（a*（b+c））为时间表达式，WAIT FOR语句在执行时，首先计算表达式的值，然后将计算结果返回作为该语句的等待时间。 ;IF语句 在VHDL语言中，IF语句的作用是根据指定的条件来确定语句的执行顺序。IF语句可用于选择器、比较器、编码器、译码器、状态机等的设计，是VHDL语言中最常用的语句之一。IF语句按其书写格式可分为以下3种。 ;例: 利用IF语句引入D触发器 LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.ALL; ENTITY dff IS PORT（clk，d：IN STD_LOGIC； q：OUT STD_LOGIC); END dff； ARCHITECTURE rtl OF dff IS BEGIN