Verilog程序输入与仿真测试.ppt

芜湖职业技术学院精品资源线下开放课程《FPGA应用技术》芜湖职业技术学院FPGA应用技术讲课教师：杨会伟芜湖职业技术学院第5章FPGA开发环境安装和基本应用FPGA常用开发环境介绍QuartusII9.0的安装Verilog程序输入与仿真测试引脚锁定与硬件测试芜湖职业技术学院5.3Verilog程序输入与仿真测试本节将通过一个示例介绍基于QuartusII9.0的Verilog语言输入设计流程，包括工程创建、代码设计输入、综合、仿真测试等方法。为了养成良好的习惯，我们首先为此工程创建一个文件夹，用来放置与此工程相关的所有文件。一般情况下，不同的设计项目最好放在不同的文件夹下中，而同一工程的所有文件都放在同一文件夹中。(注意：不要将工程文件夹设在已有的安装目录中，也不要建立在桌面上)。好的，下面开始！！！具体步骤如下：1、建立工程文件夹在D盘中，建立了一个文件夹，命名为FPGA_PROJECT;芜湖职业技术学院2、创建工程(1)打开QuartusII9.0开发环境菜单栏快捷工具栏资源管理窗口编译及综合的进度栏工作区信息栏芜湖职业技术学院(2)新建工程（filenewProjectWizard）工程名称顶层模块名（芯片级设计为实体名），要求与工程名称相同芜湖职业技术学院(3)添加已有文件（没有已有文件的直接跳过next）如果有已经存在的文件就在该过程中添加，软件将直接将用户所添加的文件添加到工程中。芜湖职业技术学院(4)选择芯片型号,然后next我们选择CycloneII系列下的EP2C20F484C7芯片所选的芯片的系列型号选择芯片芜湖职业技术学院(5)选择仿真，综合工具第一次实验全部利用quartus做，三项都选None，然后next）选择第三方综合工具，如果使用Quartus内部综合工具则选择none选择第三方仿真工具，如果使用Quartus内部仿真工具则选择none选择时序分析仪芜湖职业技术学院(6)工程建立完成（点finish）工程建立完成，该窗口显示所建立工程所有的芯片，其他第三方EDA工具选择情况，以及模块名等等信息。芜湖职业技术学院3、添加文件（filenewVHDLfile）新建完成之后要先保存，保存为test.v。我们选择VHDLfile设计文件格式既选择VHDL文本输入形式芜湖职业技术学院4、编写程序芜湖职业技术学院5、检查语法（点击工具栏的这个按钮（startAnalysissynthesis））芜湖职业技术学院6、出现如下界面，点击确定，语法没有问题语法检查成功，没有error级别以上的错误该窗口显示了语法检查后的详细信息，包括所使用的io口资源的多少等内容，相应的英文名大家可以自己查阅芜湖职业技术学院7、整体编译（工具栏的按钮（startComplilation）该窗口给出综合后代码的资源使用情况既芯片型号等等信息。芜湖职业技术学院8、功能仿真（直接利用quratus进行功能仿真）(1)、将仿真类型设置为功能仿真（settingSimulatorSettings下拉Function）Functional表示功能仿真，既不包括时序信息，timinng表示时序仿真。加入线及寄存器的延时信息芜湖职业技术学院(2)、建立一个波形文件：（newVectorWaveformFile）添加波形文件作为信号输出文件，以便观察信号的输出情况芜湖职业技术学院(3)导入引脚（双击Name下面空白区域NodeFinderlist点击）：双击弹出右边的对话框点击如下图添加信号点击产生端口列表芜湖职业技术学院(4)接下来设置激励信号（单击选择TimingMultipliedby1）设置仿真的开始及结束时间设置输入信号周期芜湖职业技术学院(5)设置b信号源的时候类同设置a信号源，最后一步改为Multipliedby2我们自定义的输入信号芜湖职业技术学院(6)然后要先生成仿真需要的网表（工具栏processingGenerateFunctionalSimulationNetlist）弹出该窗口，点击“是(Y)”,将波形文件保存芜湖职业技术学院(7)接下来开始仿真（点击工具栏开始仿真）：观察波形，刚好符合我们的逻辑。功能仿真通过。*快捷工具栏：提供设置（setting），编译（compile）等快捷方式，方便用户使用，用户也可以