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ISE 环境下基于Verilog 代码的仿真测试
在Verilog 源代码编写完毕后,需要编写测试平台来验证所设计的模块是否
满足要求。ISE 软件提供了两种测试平台的建立方法,一种是使用HDL Bencher
的图形化波形编辑功能编写,即波形图仿真;另一种就是利用HDL 语言,即代
码仿真。由于后者功能更加强大,所以这里举例介绍基于Verilog 语言的测试平
台建立方法。
本例为一个计数分频时序电路,主要是将10MHz 的时钟频率分频为500KHz
的时钟,源代码的编写过程中需要定义一个计数器,以便准确获得1/20 分频。
第一步:建立工程后,编写如下源代码:
module fenpin(RESET,F10M,F500K);
input F10M,RESET;
output F500K;
reg F500K;
reg[7:0] j;
always@(posedge F10M)
if(!RESET)
begin
F500K=0;
j=0;
end
else
begin
if(j==19)
begin
j=0;
F500K=~F500K;
end
1
else
j=j+1;
end
endmodule
第二步:源代码编写完毕后,双击过程管理窗口中的“Synthesize-XST” (如图1
所示),对源代码进行综合,综合通过后表明源代码无语法错误且代码
可综合。如果综合不对,那么就需要修改源代码。
图1 过程管理窗口中双击“Synthesize-XST”
第三步:综合通过后,接下去就可以利用Verilog 语言来建立源代码的仿真测试
平台。首先在工程管理区中将“Sources for” 设置为 Behavioral
Simulation (打开下拉框选择),如图2 所示。
图2 工程管理区中将“Sources for”设置为Behavioral Simulation
2
第四步:然后在工程管理区任意空白位置单击鼠标右键,并在弹出的菜单中选择
“New Source”命令,如图3 所示。
图3 空白位置单击鼠标右键,选择“New Source ”选项
第五步:然后会弹出一个对话框,如图4 所示,选中其中“Verilog Test Fixture”
类型,输入文件名为fenpin_test 。然后点击“Next”按钮。
图4 选中其中“Verilog Test Fixture ”类型,输入文件名为fenpin_test
第六步:点完Next 按钮后,弹出如下对话框,如图5 所示,从中可以选择要进
行测试的模块,本例被测试的模块名为fenpin,所以选择fenpin 模块,
然后点击Next 按钮,进入下一步操作。
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图5 在弹出的对话框中选择fenpin 模块
第七步:点完Next 按钮后,在出现的对话框中点击Finish 按钮,然后ISE 会自
动在代码编辑区内显示被测试模块的不完整测试代码(需要增添和修改
的),如图6 所示。
图6 ISE 自动生成的不完整测试代码
* 下面就是ISE 软件自动生成的不完整代码:
`tim
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