计算机组成原理第3章课件课件.ppt

软件学院·计算机组织与结构 第3章 存储系统 第三章 存储系统 第3章 内部存储器 3.1 存储器概述 3.2 SRAM存储器 3.3 DRAM存储器 3.4 只读存储器和闪速存储器 3.5 并行存储器 3.6 Cache存储器 3.1 存储器概述 3.1.1 存储器分类 3.1.2 存储器的分级结构 3.1.3 主存储器的技术指标 3.1.2 存储器的分级结构 3.1.3 主存储器的技术指标 3.2 SRAM存储器 3.2.1 基本的静态存储元阵列 3.2.2 基本的SRAM逻辑结构 3.2.3 存储器的读写周期? 3.2.1 基本的静态存储元阵列 3.2.2 基本的SRAM逻辑结构 3.2.3 存储器的读写周期 3.2.3 存储器的读写周期 3.3 DRAM存储器 3.3.1 DRAM存储位元的记忆原理 3.3.2 DRAM芯片的逻辑结构 3.3.3 读/写周期、刷新周期 3.3.4 存储器容量的扩充 3.3.5 高级的DRAM结构 3.3.6 DRAM主存读/写的正确性校验 3.3.1 DRAM存储位元的记忆原理 DRAM的存储元是由一个MOS晶体管和电容器组成的记忆电路。 3.3.2 DRAM芯片的逻辑结构 3.3.2 DRAM芯片的逻辑结构 3.3.3 读/写周期、刷新周期 读周期、写周期的定义是从行选通信号RAS下降沿开始，到下一个RAS信号的下降沿为止的时间，也就是连续两个读周期的时间间隔。 2、刷新周期 刷新周期：DRAM存储位元是基于电容器上的电荷量存储，这个电荷量随着时间和温度而减少，因此必须定期地刷新，以保持它们原来记忆的正确信息。 刷新操作有两种刷新方式： 集中式刷新:DRAM的所有行在每一个刷新周期中都被刷新。 例如刷新周期为8ms的内存，将8ms时间分为两部分：前一段时间进行正常的读/写操作，后一段时间（8ms至正常读/写周期时间）做为集中刷新操作时间。 分散式刷新:每一行的刷新插入到正常的读/写周期之中。 假设DRAM有1024行，如果刷新周期为8ms，则每一行必须每隔8ms÷1024=7.8us进行一次。 存储器与CPU连接 存储器与CPU之间，要完成: ① 地址线的连接；② 数据线的连接；③ 控制线的连接。 存储器芯片结构： 芯片的存储容量＝2M×N＝存储单元数×每个存储单元的数据位数 M＝芯片地址线的个数；N＝数据线的个数 存储器芯片的容量是有限的,为了满足实际存储器的容量要求，需要对存储器进行扩展。 字长位数扩展 字存储容量扩展 字位同时扩展法 3.3.4 存储器容量的扩充 字长位数扩展法 当芯片的单元数满足存储器单元数的要求，但单元中的位数不满足要求时，需要进行字长位数扩展。 字存储容量扩展法 当芯片单元中的的位数满足存储器位数的要求，但单元数不满足存储器单元数要求时，需进行字存储容量扩展。 字位同时扩展法 当芯片的单元数和单元的数据位均不满足存储器的要求时需要进行字和位的同时扩展。 1．字长位数扩展 当芯片的单元数满足存储器单元数的要求，但单元中的位数不满足要求时，需要进行字长位数扩展。 例：用1K×4位的存储器芯片构成1K×8位的存储器。 解： 需要 （1K×8）/（1K×4）＝2片 地址线：存储器10根；芯片10根 数据线：存储器8根；芯片4根 2片芯片的数据线分别连接D7～D4、D3～D0 控制线：读写控制、使能控制 2．字存储容量扩展 当芯片单元中的的位数满足存储器位数的要求，但单元数不满足存储器单元数要求时。 例：用16K×8位的存储器芯片构成64K×8位的存储器。 思路：1)所需芯片数量： (64K×8位)/(16K×8位) =4片 2)芯片的连接方式 ▲ 地址线：存储器16位A15～A0；芯片14位A13～A0 高两位地址A15、A14用于选择芯片 ▲ 数据线：存储器8位；芯片8位 ▲ 控制线：读写控制； 片选——由高位地址经译码进行控制 字存储容量扩展 用4片16K×8位RAM，扩展成64K×8位存储器 字存储容量扩展 字存储容量扩展的连接方式： 各芯片使用相同的数据线、控制线。 CPU地址位数 芯片的地址输入位数 取一部分CPU地址，送各芯片的地址线； 另一部分CPU地址（高位地址），经译码器产生一组片选信号，各芯片的片选端选用其中一个片选信号。 3．字和位同时扩展 当芯