基于FPGA的DDS设计实验 .pdf

基于FPGA的DDS设计实验

1.1DDS的基本原理

直接数字频率合成技术（DirectDigitalFrequencySynthesis，即

DDFS，一般简称DDS）是从相位概念出发直接合成所需波形的一种

新的频率合成技术。近年来，技术和器件水平不断发展，这使DDS

合成技术也得到了飞速的发展，它在相对带宽、频率转换时间、相位

连续性、正交输出、高分辨力以及集成化等一系列性能指标方面已远

远超过了传统的频率合成技术所能达到的水平，完成了频率合成技术

的又一次飞跃，是目前运用最广泛的频率合成技术。

1.1.1DDS的基本原理和优化构想

DDS的主要思想是从相位的概念出发合成所需的波形,其结构由

相位累加器,正弦ROM查找表,D/A转换器和低通滤波器组成。它

的基本原理框图如图1.1所示。

图1.1DDS原理图

图1.1中,fc为时钟频率,K为频率控制字,N为相位累加器

的字长,m为ROM地址线位数,n为ROM的数据线宽度(一般也为

D/A转换器的位数),fo为输出频率,输出频率fo由fC和K共同

N

决定:fo=fC×K/2。又因为DDS遵循奈奎斯特(Nyquist)取样定律:

即最高的输出频率是时钟频率的一半,即fo=fC/2。实际中DDS的

最高输出频率由允许输出的杂散水平决定,一般取值为fo≤40%fC。

对DDS进行优化设计,目的是在保持DDS原有优点的基础上,

尽量减少硬件复杂性,降低芯片面积和功耗,提高芯片速度等。为了减

小DDS的设计成本,对其结构进行优化,优化后DDS的核心结构框图

如下所示。

图1.2优化后的DDS核心框图

其中的地址转换器是根据adri[14]的数值判断数值是增长(0～

π/2)或减少(π/2～π),数据转换器是根据adri[15]的数值判断生成波

形的前半个周期(0～π)或者后半个周期(π～2π)。

1.1.2DDS的工作原理

图1.3所示是一个基本的DDS电路工作原理框图。

图1.3DDS输出原理框图

电路一般包括基准时钟、频率累加器、相位累加器、幅度/相位

转换电路、D/A转换器和低通滤波器（LPF）。每来一个时钟脉冲f，

clk

N位加法器将频率控制数据X与累加寄存器输出的累加相位数据相

加，把相加后的结果Y送至累加寄存器的输入端。累加寄存器一方

面将在上一时钟周期作用后所产生的新的相位数据反馈到加法器的

输入端，以使加法器在下一时钟的作用下继续与频率控制数据X相

加；另一方面，将这个值作为取样地址值送入幅度/相位转换电路，

幅度/相位转换电路根据这个地址值输出相应的波形数据。最后，经

数/模转换（D/AConverter）和低通滤波器（LowPassFilter）将波形

数据转换成所需要的模拟波形。相位累加器在基准时钟的作用下，进

行线性相位累加，当相位累加器累加满量时就会产生一次溢出，这样

就完成了一个周期，这个周期也就是DDS合成信号的一个频率周期。

其中，输出频率的变化是通过改变累加器中的PIR（相位递增寄

存器）中的常数X，便改变了每个周期中的点数，而这些点数正是用

来改变整个波形的频率。当一个新的PIR常数被存进寄存器，波形的

输出频率便随着下一个时钟周期连续地改变改变相位。相位累加器将

依据PIR中存储的常数来改变RAM中的地址，若PIR数值很小(即

频率较低)，累加器便一步一步地经过每一个RAM地址。当PIR的

值较大时，相位累加器将跳跃某些RAM地址。因此，随着频率的增

加，每个波形周期中的输出采样点数将减小。实际上，在不同频率的

波形中，每个周期给出的点数是不同的。

1.1.3DDS的输出频率及分辨率