EDA移位相加8位硬件乘法器电路设计.doc

PAGE PAGE 2 学号: 课程名称： FPGA设计 题目： 移位相加8位硬件乘法器电路设计 学 生 姓 名： 学 院（系）：信息科学与工程学院 专 业 班 级： 产品设计需求说明 本产品实现的功能：比较方便地实现两个8位二进制数的乘法运算。 设计参数 使用的芯片/硬件平台 GW48实验系统 软件平台 WindowsXP+MuxplusII10.1 方案设计及实现 1、系统实现原理和总体框图 该乘法器是由8位加法器构成的以时序方式设计的8位乘法器。 其乘法原理是：乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。从下图可以清楚地看出此乘法器的工作原理。 在下图中，START信号的上跳沿及其高电平有两个功能，即16位寄存器清零和被乘数A[7..0]向移位寄存器SREG8B加载；它的低电平则作为乘法使能信号。CLK为乘法时钟信号。当被乘数被加载于8位右移寄存器SREG8B后，随着每一时钟节拍，最低位在前，由低位至高位逐位移出。当为1时，与门ANDARITH打开，8位乘数B[7..0]在同一节拍进入8位加法器，与上一次锁存在16位锁存器REG16B中的高8位进行相加，其和在下一时钟节拍的上升沿被锁进此锁存器。而当被乘数的移出位为0时，与门全零输出。如此往复，直至8个时钟脉冲后，乘法运算过程中止。此时REG16B的输出值即为最后的乘积。此乘法器的优点是节省芯片资源，它的核心元件只是一个8位加法器，其运算速度取决于输入的时钟频率。 本设计采用层次描述方式，且用原理图输入和文本输入混合方式建立描述文件。下图是乘法器顶层图形输入文件，它表明了系统由8位右移寄存器（SREG8B）、8位加法器（ADDER8）、选通与门模块（ANDARITH）和16位锁存器（REG16）所组成，它们之间的连接关系如下图所示。 原理框图： 锁存器 锁存器 寄存器 加法器 选通与门 clk 输入 输出 移位相加硬件乘法器电路原理图 2、主要模块之8位右移寄存器模块的设计 模块说明：输入为clk,load和din,输出为qb。 模块的主要功能是数据右移 8位右移寄存器工作流程图 输出最低位数据右移clk=’1’ 输出最低位 数据右移 clk=’1’ 装载新数据 开始 load=’1’’ 结束 Y Y N Y N 源代码： --File:sreg8b.vhd --Designer:谈鹏 --Module: clock --Description: --Simulator:MAX plusII 10.0.9/Window XP --Synthesizer:MAX plusII 10.0.9/Window XP --Date:2011/05/02 --Modify date:2011/05/02 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY sreg8b IS PORT(clk:IN STD_LOGIC; LOAD:IN STD_LOGIC; din:IN STD_LOGIC_VECTOR(7 DOWNTO 0); qb:OUT STD_LOGIC); END sreg8b; ARCHITECTURE behave OF sreg8b IS SIGNAL reg8:STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN PROCESS(clk,load) BEGIN IF load=1THEN reg8=din; ELSIF CLKEVENT AND CLK=1THEN reg8(6 DOWNTO 0)=reg8(7 DOWNTO 1); END IF; END PROCESS;