数字集成电路(中文)第六章.ppt

EE141 EE141 第六章 CMOS组合逻辑门的设计 Nov 9, 2011 组合逻辑与时序逻辑 静态CMOS电路设计 静态互补 CMOS 构成PUN和PDN网络 一个晶体管可以看成是一个由其栅信号控制的开关 PDN由NMOS器件构成，PUN由PMOS器件构成 可以推导出一组规则来实现逻辑功能 互补CMOS结构的上拉和下拉网络互为对偶网络 互补门本质上是反相的，只能实现与非、或非和异或门 实现一个具有N个输入的逻辑门需晶体管数目2N个 NMOS 晶体管的串并联结 PMOS 晶体管的串并联结 NMOS—下拉器件 PMOS—上拉器件 互补 CMOS 逻辑类型 Example Gate: NAND Example Gate: NOR 构成一个复合门 复合CMOS门 标准单元 标准单元 棍棒图 棍棒图 C ? (A + B)的两个版本 棍棒图?逻辑图 X逻辑图 例: x = ab+cd 互补 CMOS 组合逻辑特性 CMOS 特性 满电源幅度开关; 高噪声容限 电平幅度与器件尺寸无关; ratioless 稳态时总有到VDD或GND之间的通路; 低输出阻抗 高输入阻抗; 输入稳态电流几乎为零 电源与地之间无直接通路; 无静态功耗 传输延时是负载电容和晶体管电阻的函数 开关延时模型 输入波形对延时的影响 延时与输入波形有关 输出高到低的转换 A=B=0-1 延时： 0.69(2Rn)CL A=1，B=0-1 - 延时： 0.69 (2Rn )CL A=0-1，B=1 延时： 0.69 (2Rn )CL 实际上单A跳变比单 B跳变快 输入波形对延时的影响 延时与输入波形有关 输出低到高的转换 A=B=1-0 延时： 0.69 Rp/2 CL A=1，B=1-0 - 延时： 0.69 Rp CL A=1-0，B=1 延时： 0.69 Rp CL 实际上单A跳变比单B跳变快 延时对输入波形的依赖 扇入的考虑 tp ：扇入的函数 tp 扇出的函数 tp ：扇入和扇出的函数 扇入: 平方源于电容和电阻的增加 扇出: 每个额外扇出增加负载 CL 复杂门快速设计 1 晶体管尺寸规则 只要扇出电容为主 渐进尺寸规则 复杂门快速设计 2 晶体管排序 复杂门快速设计 3 不同的逻辑结构 复杂门快速设计 4 插入缓冲器将扇入和扇出隔离开 晶体管尺寸规则 复杂CMOS门晶体管尺寸规则 复杂CMOS门晶体管尺寸规则 有比逻辑 有比逻辑 耗尽型NMOS 有比逻辑 思路 -- PDN关断, 上拉电阻起作用, -- PDN导通, 上拉电阻和PDN分压 =有比逻辑 有比逻辑---无源负载 有比逻辑—有源负载 伪-NMOS VTC 伪NMOS反相器性能 伪NMOS实例 4输入与非门 4输入或非门 改进的负载 DCVSL 实例 --- 异或门 DCVSL 传输响应 传输晶体管逻辑 传输晶体管逻辑 传输晶体管逻辑 特点: 开关网络+缓冲器 -- 结构简单=寄生小=速度快 理想开关 -- 低导通电阻和低寄生电容 实例: 与门 纯NMOS传输管逻辑 纯NMOS传输逻辑 纯NMOS传输管逻辑的改进 互补传输晶体管逻辑——CPL CPL门的特点 传输晶体门逻辑 传输门电阻 基于传输晶体管逻辑的电路 传输门网络中的延时 延时优化 动态逻辑 动态 vs. 静态电路 静态电路在任何时候通过低阻通路，输出连在VDD或VSS. 除非在开关的瞬间 扇入n需要2n个晶体管（一半为p管） 动态电路依赖高阻节点（电容）暂存信号电荷 结构简单，寄生小，速度快 易受噪声影响 扇入n需要n+2晶体管（一个是p管） 动态逻辑门 输出条件 动态门的输出一旦放电后，要等到下一次预充电才能充电 在求值时，输出最多完成一次1-0转化 要么保持为1 要么放电到0，放电后不可能回到1，直到再次充电 级联问题. 在求值期间或是求值之后，输出可以是高组态，状态存储在CL上，PDN网络截至 动态门的特点 逻辑函数仅由 PDN完成 晶体管数目为N+2 （静态互补CMOS：2N） 全幅输出 (VOL = GND and VOH = VDD) 器件尺寸不影响逻辑电平 与比例无关 开关速度更快 寄生电容小（Cin，Cout） 无短路功耗 只有漏电和电容功耗 动态门特点（续） 总功耗通常高于静态互补CMOS VDD 和GND之间无静态电流和短路电流 无毛刺 较高的转化概率 Clk额外负载 需要一个预充电或求值时钟CLK 动态设计中的问题 1: 电荷漏电 电荷漏电解决方法 动态设计中的问题 2: 电荷共享 例：电荷共享 电荷共享 克服电荷再分配