数字逻辑与EDA设计 实验4-8实验报告 .doc
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数字逻辑与EDA设计 实验4-8实验报告
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1、 熟悉EDA工具的使用；仿真基本门电路。
2、 仿真组合逻辑电路。
3、 仿真时序逻辑电路。
4、 基本门电路、组合电路和时序电路的程序烧录及验证。
5、 数字逻辑综合设计仿真及验证。
实验报告
1、基本门电路
一、实验目的
1、了解基于Verilog的基本门电路的设计及其验证。
2、熟悉利用EDA工具进行设计及仿真的流程。
3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。
二、实验环境
Libero仿真软件。
三、实验内容
1、掌握Libero软件的使用方法。
2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。
3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。
4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个）的综合结果，．．．．
以及相应的仿真结果。
四、实验结果和数据处理
1、所有模块及测试平台代码清单 ．．
//74HC00代码-与非
// 74HC00.v
module HC00(DataA, DataB,Y);
input [3:0]DataA,DataB;
output [3:0]Y;
assign Y=~(Aamp;B);
endmodule
//74HC00测试平台代码
// testbench.v
`timescale 1ns/1ns
module testbench();
reg [4:1] a,b;
wire [4:1] y;
HC00 u1(a,b,y);
initial
begin
a=4#39;b0000;b=4#39;b0001;
#10 b=blt;lt;1;
#10 b=blt;lt;1;
#10 b=blt;lt;1;
a=4#39;b1111;b=4#39;b0001;
#10 b=blt;lt;1;
#10 b=blt;lt;1;
#10 b=blt;lt;1;
end
endmodule
//74HC02代码-或非
module HC02(A,B,Y);
input [4:1]A,B;
output [4:1]Y;
assign Y=~(A|B);
endmodule
//74HC04代码-非
module HC04(A,Y);
input [4:1]A;
output [4:1]Y;
assign Y=~A;
endmodule
//74HC08代码-与
module HC08(A,B,Y);
input [4:1]A,B;
output [4:1]Y;
assign Y=Aamp;B;
endmodule
//74HC32代码-或
module HC32(A,B,Y);
input [4:1]A,B; output [4:1]Yh();
reg [4:1] a,b;
wire [4:1] y; HC00 test(a,b,y); initial begina=4#39;b0000;b=4#39;b0001;#10 b=blt;lt;1; #10 b=blt;lt;1; #10 b=blt;lt;1; a=4#39;b1111;b=4#39;b0001; #10 b=blt;lt;1; #10 b=blt;lt;1; #10 b=blt;lt;1;
end
endmodule
2、第一次仿真结果（任选一个门，请注明，插入截图，下同）。（将波形窗口背景设为白色，调整窗口．．．．．．．．．．．．．．．．．．．
至合适大小，使波形
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