数字集成电路复习指南.doc

1. 集成电路是指通过一系列特定的加工工艺，将晶体管、二极管、MOS管等有源器件和阻、电容、电感等无源器件，按一定电路互连，“集成”在一块半导体晶片（硅或砷化镓 ）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。 2.集成电路的规模大小是以它所包含的晶体管数目或等效的逻辑门数目来衡量。等效逻辑门通常是指两输入与非门，对于CMOS集成电路来说，一个两输入与非门由四个晶体管组成，因此一个CMOS电路的晶体管数除以四，就可以得到该电路的等效逻辑门的数目，以此确定一个集成电路的集成度。 3.摩尔定律” 其主要内容如下： 集成电路的集成度每18个月翻一番/每三年翻两番。 摩尔分析了集成电路迅速发展的原因， 他指出集成度的提高主要是三方面的贡献: （1）特征尺寸不断缩小，大约每3年缩小1.41倍； （2）芯片面积不断增大，大约每3年增大1.5倍； （3）器件和电路结构的改进。 4.反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去，实际上是修改了对应节点的参数值。 5.CMOS反相器的直流噪声容限:为了反映逻辑电路的抗干扰能力，引入了直流噪声容限作为电路性能参数。直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范围。 6. 根据实际工作确定所允许的最低输出高电平 ，它所对应的输入电平定义为关门电平 ；给定允许的最高输出低电平 ，它所对应的输入电平为开门电平 7. 单位增益点. 在增益为0和增益很大的输入电平的区域之间必然存在单位增益点，即 dVout/dVin=1的点 8. “闩锁”现象 在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因 此它处于截止状态。但在一定的外界因素触发下，例如由电源或 输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使 PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就 会出现很大的导通电流。只要外部信号源或者Vdd和Vss能够提供 大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四 层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象 9. 延迟时间： T pdo ——晶体管本征延迟时间； UL ——最大逻辑摆幅， 即最大电源电压； Cg ——扇出栅电容(负载电容)； Cw ——内连线电容； Ip ——晶体管峰值电流。 10. 故障覆盖率：用测试向量集可以测出的故障与电路中所有可能存在的故障之比，称为故障覆盖率。 二．简答题部分 1. 要降低集成电路的成本， 必须采取以下措施 批量要大，总产量大，则第一项设计成本和制版费就可忽略，成本降低； ·提高成品率； ·提高每个大圆片上的芯片数， 要尽量缩小芯片尺寸(面积)。 2. 现场可编程门阵列FPGA（Field-Programmable Gate Array） 基本特点： ●不需要定制式掩膜层； ●可编程基本逻辑单元的规则矩阵是FPGA的核心，可采用编程方法实现组 合逻辑和时序逻辑； ●设计周期为几小时。 数字集成电路设计总体上可分为电路设计（前端设计）电路设计是指根据对ASIC的要求或规范，从电路系统的行为描述开始，直到设计出相应的电路图，对于数字系统来说就是设计出它的逻辑图或逻辑网表版图设计（后端设计）版图设计就是根据逻辑网表进一步设计集成电路的物理版图，也就是制造工艺所需的掩膜版的版图。 设计抽象的层次（从电路高层的系统逐步细化，直到最底层的晶体管级电路） 系统算法级 寄存器传输级(RTL级) 逻辑级和电路级 最低层的晶体管级电路 5. 综合可分为三个层次 行为综合：是指从系统算法级的行为描述到寄存器传输级（RTL）结构描述的转换 逻辑综合：是从RTL级描述到门级逻辑级的转换 版图综合：是从门级描述到产生相应版图的综合 6. 外延生长的目的:用同质材料形成具有不同的掺杂种类及浓度,因而具有不同性能的晶体层.外延也是制作不同材料系统的技术之一. 外延生长后的衬底适合于制作有各种要求的器件与IC,且可进行进一步处理. 7. 光刻步骤: 晶圆涂光刻胶 曝光 显影 烘干 8. 可编程逻辑器件PLD主要特点是： ·无定制式掩膜层或逻辑单元； ·内含一个可编程逻辑阵列，设计方便、快捷； ·制作简单，保密性强，一般只有几百门规模。 全定制集成电路 优点：性能完全符合要求、硅片利用率高，有利于提高集成度，降低成本。 缺点：工作量大、设计效率低、设计周期长和设计费用高。 适用：模拟和数/模混合的专用集成电路，大批量三生产。 10. 金属层的三个主要功能： ? 形成器件本身的接触线； ? 形成器件间的互连线； ? 形成焊盘。 1