PLD数字时钟的设计.doc

毕业设计 基于PLD的24小时数字钟的设计 系 电子信息工程系 专业 电子信息工程技术 姓名 班级 电信 学号 指导教师 职称 设计时间 摘 要实现采用硬件描述语言VHDL按模块化方式进行设计进行编程VHDL语言整系统结构简单，使用方便功能齐全，精度高，具有一定的开发价值。关键 数字钟,EDA,PLD，VHDL 目录 摘 要 2 目录 3 第一章 引 言 4 1.1课题的背景、目的 4 1.2设计内容 4 1.3 方案论证 5 1.3.1 设计要求 5 1.3.2 方案论证 5 第二章 EDA、VHDL、PLD简介 7 2.1 EDA技术 7 2.2 FPGA/CPLD的概述 7 2.3 硬件描述语言——VHDL 8 2.3.1 VHDL的简介 8 2.3.2 VHDL语言的特点 9 2.3.3 VHDL的设计流程 9 第三章 数字钟设计 10 3.1数字钟的工作原理 10 3.2数字钟模块设计 11 3.2.1秒计数器模块的设计 11 3.2.2分计数器模块的设计 13 3.2.3小时计数器模块的设计 16 3.2.4译码驱动模块的设计 18 3.3数字钟模块图 20 3.4晶体振荡器 20 3.5分频器 21 3.6数字钟原理图 22 第四章 系统仿真 23 4.1秒计数器电路仿真 23 4.2分计数器电路仿真 23 4.3 小时计数器电路仿真 23 4.4译码驱动电路仿真 24 总结与展望 25 致 谢 26 参考文献 27 附 件A 28 附 件B 33 第一章 引 言 随着发展，1.1课题的背景、目的 本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上，EDA技术，加深对硬件电路结构的理解。通过学习的VHDL语言结合电子电路的设计知识理论联系实际，掌握所学的课程知识，学习VHDL基本单元电路的综合设计应用。通过对的设计，巩固和综合运用，理论联系实际，提高IC设计能力，提高分析、解决技术实际问题的独立工作能力。通过设计深入理解，达到设计的目标。1.2设计内容 利用VHDL设计数字钟电路的各个模块，并使用EDA工具对进行仿真验证分为EDA工具对进行仿真验证分为12MHZ晶振与单片机AT89C51相连接，通过软件编程的方法实现了以24小时为一个周期同时显示小时，分钟和秒的要求，并在计时过程中具有报时功能，当时间到达整点进行蜂鸣报时。并设有三个按键：s1，s2和s3键，使之具备了校时、定时功能。其原理框图如图1.2所示。 图1.2 基于单片机的数字电子钟 方案三：以FPGA为核心来完成，以软件编程来完成。 该方案利用EDA技术，采用VHDL语言编程实现，通过FPGA芯片控制每一个模块，其原理框图如图1.3所示。 图1.3 基于FPGA的数字电子钟 对于方案一，设计的电路相当复杂，焊接的过程比较复杂，成本也非常高。对于方案二，其本身电路比较简单，其功能的实现主要通过软件编程来完成，这样就降低了硬件电路的复杂性，而且其成本也有所降低。但由于FPGA芯片的功能强大，且下载方便，无需像方案二要专门的下载工具。其中，采用VHDL（Very High Speed Integrated Circuit Hardware Description Language）超高速集成电路硬件描述语言设计复杂数字电路的方法具有很多优点，VHDL语言的设计技术齐全、方法灵活、支持广泛；另外其系统硬件描述能力很强，具有多层次描述系统硬件功能的能力，可以从系统级到门级电路，而且高层次的行为描述可以与低层次的RTL描述混合使用；它在描述数字系统时，可以使用前后一致的语义和语法跨越多层次，并且使用跨越多个级别的混合描述模拟该系统，因而可以对高层次行为描述的子系统及低层次详细实现子系统所组成的系统进行模拟。所以，为了利用学校实验室FPGA/CPLD开发工具系列的现有资源，本设计采用方案三。 第二章 EDA、VHDL、简介 2.1 EDA技术 2.3 硬件描述语言——VHDL VHDL的简介 VHDL语言的特点VHDL的设计流程 数字钟设计 3.1数字钟的工作原理 数字钟是一个将“ 时”，“分”，“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23时59分59秒，另外应有校时功能和校分功能。因此，一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器、校时电路和振荡器组成。主电路系统由秒信号发生器、“时、分、秒”计数器