并行Turbo码的FPGA实现.pdf

计算机袄、硬件技术 ·241· 并行Turbo码的FPGA实现 徐勋竞 霹谢芟蘧大学信息科学鸯凌术学淀 霹斌I 成都 610031 【摘要l本文在讨论解决辩行读霹存储器问题方法的 单次迭代。一个处理器进行～次迭代译码后，将数 基磁上，分缝了褒浚场霹缡缆门阵期(FPGA)平台上实线据传递徐下一个处瑾爨并开始慰藉熬数据遴行译 一辩萋予梭分裂稳篱笆銎好霉凳建夔簧行Turbo编译羯褥照臻i{】。 静蒜钵方案，使缮译羁吞睦鬟提菇瓣原来麓N倍。论文 ·K个软输入输溅(S[SO)子簸瑾器并行级 实现的并行Turbo编译码器能在时钟频率为33MHz，并 联译码结构。每帧待译粥的数据划分成N个子帧并 行予译码器数为4，迭代5次和帧长为1024时编译粥数 一一对应送到N个子译码处理器同步势行译码，每 攮器鼗量冀6。6Mb／s，译弱对延戈155us。 个处理器郡进{亍1次这代i4}{6】。 l鬟键谲】势行Turbo秘；羧分裂；交织嚣；多壤灏存 储嚣 上述鼹种多处理器豹译璐绻褐都是透过蹭燕 实现复杂度来达到提高褥吐量，后者较前者更具有 优势。最近，磷南交大万科等人基于上述第二种译 FPGA of turbo implementationparallelcoding basedonframeandtrellis 秘结构援爨了～耪改避毽并霉亍Turbo编译弱方案 split terminating 剐，该鬃译码方法采鼷了筷分裂霜篱氅黉强零编褥 Xu Xunguang 处理酌改避编码方法，结合并行级联译码结搦，以 the of code Abstract：For hignlatencydecoding，tubo 牺牲少鼙的传输效率为代价，可以获得优予传统并 areinfeasibleinsomestrict fields．The application turbocouldminishthe 行译码结构的性能，龙其是盔离码率瓣条件下更翼 parallel disadvantage。This FPGA of turbo paperpresentsimplementationparallel 蠢优势【毒】。 basedonframe andtrellistermination coding split 并行Turbo编译译码处理器簸蹬戆数据经过并 andintroducesoneschemeof lel avoidingparal the 行交织或者解交织后存储到存储器，交织器的随机 aCCeSSconflict．Inourscheme，with memory clock of33M Hz，four sub·decoder， freque