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DDR内存的终极优化〔转载〕

2004年的春天，ZOL准时拉开了DDR400内存专题的序幕。在我们逐步

向您展示其魅力之前，先来了解一下优化内存的相关知识。也许您已经有所

了解，但绝不是全部。希望这些内容对您今后的应用有所帮助。

正文：

有关内存优化的文章其实已经有很多了，可能大家都没觉得没什么了不起

的，不就是那几个参数吗？这还用讲？但是，我相信90%以上的人并没有完全

真正理解那些时序参数的含义。我敢说，目前很多的优化原则都是有问题的，

甚至有误导的倾向！

本人在此之前曾有一篇专门探讨内存原理与相关参数的大型专题〔文章发

表于《电脑高手》〕，其中所讲到的一些原理其实对优化就有很大的启发意义。

确实，虽然在BIOS中就是那么几个可以调节的内存时序参数，但如果不正确了

解它们的意思，并不是每个人都知道如何正确的调节。有人可能会说，这有什

么难的，与时序相关的时序参数，肯定都是越小越好呀，错！这就是我今天要

着重讲到的问题。

L认识内存相关工作流程与参数

首先，我们还是先了解一下内存的大体结构工作流程，这样会比拟容量理

解这些参数在其中所起到的作用。这局部的讲述以SDRAM为例，因为时序图

看起来会简单一些，但相关概念与DDRSDRAM的根本相同。

SDRAM的内部是一个存储阵列，将数据〃填〃进去，你可以它想象成一张

表格。和表格的检索原理一样，先指定一个行〔Row〕，再指定一个列

[Column),我们就可以准确地找到所需要的单元格,这就是内存芯片寻址的

根本原理。对于内存，这个单元格可称为存储单元，那么这个表格〔存储阵列〕

叫什么呢？它就是逻辑Bank(LogicalBank,下文简称LBank]o

SDRAM内部LBank示意图，这是一个8X8的阵列，B代表LBank地址

编号，C代表列地址编号,R代表行地址编号。如果寻址命令是Bl、R2、C6,

就能确定地址是图中红格的位置

目前的内存芯片根本上都是4个LBank设计，也就是说一共有4个这样的

〃表格〃。寻址的流程也就是一先指定LBank地址,再指定行地址,然后指

列地址最终确实寻址单元。

在实际工作中，L・Bank地址与相应的行地址是同时发出的，此时这个命令

称之为〃行有效〃或〃行激活〃R［owActive］。在此之后，将发送列地址寻

址命令与具体的操作命令〔是读还是写〕，这两个命令也是同时发出的，所以

一般都会以〃读/写命令〃来表示列寻址。根据相关的标准，从行有效到读/写

命令发出之间的间隔被定义为tRCD,即RAStoCASDelay(RAS至CAS延

迟，RAS就是行地址选通脉冲，CAS就是列地址选通脉冲〕,大家也可以理解

为行选通周期。tRCD是SDRAM的个重要时序参数，可以通过主板BIOS经

过北桥芯片进行调整。广义的tRCD以时钟周期t［CK,ClockTime〕数为单位,

比方tRCD=2,就代表延迟周期为两个时钟周期,具体到确切的时间，那么要

根据时钟频率而定，对于PC100SDRAM〔时钟频率等同于DDR200］,

tRCD=2，代表20ns的延迟，对于PC133〔时钟频率等于DDR266］那么为

15ns

o

图中显不的是tRCD=3

接下来，相关的列地址被选中之后，将会触发数据传输，但从存储单元中

输出到真正出现在内存芯片的I/O接口之间还需要定的时间〔数据触发本身

就有延迟，而且还需要进行信号放大〕，这段时间就是非常著名的CLC［AS

Latency,列地址脉冲选通潜伏期〕。CL的数值与tRCD样,以时钟周期数

表示。如DDR400,时钟频率为200MHz,时钟周期为