高速时间交织模数转换器前端电路设计.pdf

摘要

随着生产生活中对高速模数转换器的需求越来越多，时间交织模数转换器成

为了高速模数转换器中的主流。而高速时间交织模数转换器的速度和精度受限于

前端采样保持电路，因此，研究高速高线性度的前端采样保持电路具有重要意义。

本文充分调研了国内外高速时间交织模数转换器以及高速采样保持电路的研

究现状，充分考虑采样保持电路的结构特点和非理想效应，在28nmCMOS工艺下

设计完成了一种适用于12位10GS/s时间交织模数转换器的前端采样保持电路。

本设计采用了层次化采样架构消除次采样保持电路时钟偏差的影响。该架构中主

要包括输入缓冲器、采样保持网络、输出缓冲器和时钟产生电路。输入缓冲器和输

出缓冲器采用翻转式交流耦合结构的源跟随器，并且在输入MOS管上层叠两层源

跟随器，极大的提升了高频下的线性度。通过优化自举MOS管的衬底连接方式以

及加快自举环路的建立速度极大的抑制了采样保持电路中的栅压自举开关的非线

性。时钟产生电路中设计了修调模块来修正主采样保持电路之间的时钟偏差。

完成前仿真后，充分考虑了版图中的非理想因素以及高速模拟电路版图设计

要求完成了本设计的版图绘制，并对版图进行了后仿真。根据后仿结果显示，本文

设计的采样保持电路功耗为650mW，采样率为5GS/s的单通道主采样保持电路在

不同输入信号频率下和不同工艺角下(tt、ff、ss)，SFDR均在74.39dB以上。采样

率为10GS/s的双通道主采样保持交织电路在不同输入频率和不同工艺角下(tt、ff、

ss)，SFDR均在73.24dB以上。

关键词：高速，时间交织模数转换器，采样保持电路，层次化采样架构

ABSTRACT

Withtheincreasingdemandforhigh-speedanalog-to-digitalconvertersin

productionandlife,timeinterleavedanalog-to-digitalconvertershavebecomethe

mainstreamofhigh-speedanalog-to-digitalconverters.Thespeedandaccuracyofhigh-

speedtime-interleavedanalog-to-digitalconvertersarelimitedbythefront-endsample-

and-holdcircuits,soitisofgreatsignificancetostudythefront-endsample-and-hold

circuitswithhighspeedandhighlinearity.

Inthisthesis,theresearchstatusofhigh-speedtimeinterleavedanalog-to-digital

converterandhigh-speedsample-and-holdcircuitisfullyinvestigatedbothathomeand

abroad,andafront-endsample-and-holdcircuitfor12-bit10GS/stimeinterleaved

analog-to-digitalconverterisdesignedandcompletedunderthe28nmCMOSprocess

withfullconsiderationofthestructuralcharacteristicsofsample-and-holdcircuitsand

thenon-idealeffect.Thedesignemploysahierarchicalsamplingarchitecturetoeliminate

the