存储器与总线架构.ppt

关于存储器与总线架构第1页，共37页，星期日，2025年，2月5日一、系统构架1、STM32系统包含的基本单元四个驱动单元： Cortex-M3内核ICode总线(I-bus)、DCode总线(D-bus)和系统总线(S-bus)，GP-DMA(通用DMA)三个被动单元： 内部SRAM，内部闪存FLASH存储器，AHB到APB的桥(AHB2APBx)，它连接所有的APB设备第2页，共37页，星期日，2025年，2月5日2、系统结构如下图所示第3页，共37页，星期日，2025年，2月5日ICode总线：该总线将Cortex-M3内核的指令总线与Flash指令接口相连接，指令预取在此总线上完成。DCode总线：该总线将Cortex-M3内核的DCode总线与闪存存储器的数据接口相连接(常量加载和调试访问)。系统总线：此总线连接Cortex-M3内核的系统总线(外设总线)到总线矩阵，总线矩阵协调着内核和DMA间的访问。DMA总线：此总线将DMA的AHB主控接口与总线矩阵相联，总线矩阵协调着CPU的DCode和DMA到SRAM、闪存和外设的访问。第4页，共37页，星期日，2025年，2月5日总线矩阵：此总线矩阵协调内核系统总线和DMA主控总线之间的访问仲裁。此总线矩阵由3个驱动部件(CPU的DCode、系统总线和DMA总线)和3个被动部件(闪存存储器接口、SRAM和AHB2APB桥)构成。 AHB外设通过总线矩阵与系统总线相连，允许DMA访问。AHB/APB桥(APB)：两个AHB/APB桥在AHB和2个APB总线间提供同步连接。APB1操作速度限于36MHz，APB2工作在全速状态(最高72MHz)。第5页，共37页，星期日，2025年，2月5日二、存储器组织1、存储器的组织方法程序存储器、数据存储器、寄存器和输入输出端口被组织在同一个4GB的线性地址空间内。数据字节以小端格式存放在存储器中。一个字中最低地址字节被认为是该字的最低位字节，而最高地址字节是最高位字节。可访问的存储器空间被分成8个512MB的主要块，其他所有没有分配给片上存储器和外设的存储器空间都是保留的地址空间第6页，共37页，星期日，2025年，2月5日2、存储器映像第7页，共37页，星期日，2025年，2月5日（续图）第8页，共37页，星期日，2025年，2月5日3、外设存储器映像起始地址外设总线寄存器映像0x40022400-0x40023FFF保留0x40022000-0x400223FF闪存存储器接口0x40021400-0x40021FFF保留AHB0x40021000-0x400213FF复位和时钟控制0x40020400-0x40020FFF保留0x40020000-0x400203FFDMA第9页，共37页，星期日，2025年，2月5日0x40013C00-0x40013FFF保留0x40013800-0x40013BFFUSART10x40013400-0x400137FF保留0x40013000-0x400133FFSPI10x40012C00-0x40012FFFTIM1时钟0x40012800-0x40012BFFADC2APB10x40012400-0x400127FFADC10x40012000-0x40011FFF保留0x40011800-0x40011BFFGPIO端口E0x40011400-0x400117FFGPIO端口D0x40011000-0x400113FFGPIO端口C0X40010C00-0x40010FFFGPIO端口B第10页，共37页，星期日，2025年，2月5日0x40010800-0x40010BFFGPIO端口A0x40010400-0x400107FFEXTI0x40010000-0x400103FFAFIO0x40008000-0x400077FF保留0x40007000-0x400073FF电源控制0x40006C00-0x40006FFF后备寄存器(BKP)APB10x40006800-0x40006BFF保留0x40006400-0x400067FFbxCAN0x40006000-0x400063FFU