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AMBA总线-AHBData（A）HADDR[31:0]HWDATA[31:0]AddressphaseDataphaseControlAControlData（A）HCLKHREADYAHB总线工作过程HRDATA[31:0]第60页，共83页，星期日，2025年，2月5日AMBA总线-APBAPB桥的接口信号第61页，共83页，星期日，2025年，2月5日AMBA总线-APB第62页，共83页，星期日，2025年，2月5日PCI总线：特点PCI总线是地址、数据多路复用的高性能32位和64位总线。是微处理器与外围设备控制部件、外围附加板之间的互连机构。2.1版本定义了64位总线扩展和66MHz总线时钟的技术规范。从数据宽度上看，PCI总线有32bit、64bit之分从总线速度上分，有33MHz、66MHz两种PCI总线的地址总线与数据总线是分时复用的，支持即插即用(PlugandPlay)、中断共享等功能。第63页，共83页，星期日，2025年，2月5日PCI总线：信号定义?32位PCI系统的管脚按功能来分有以下几类:系统控制CLK：PCI时钟，上升沿有效；RST：Reset信号传输控制FRAME#：标志传输开始与结束IRDY#：Master可以传输数据的标志DEVSEL#：当Slave发现自己被寻址时设置低电平应答TRDY#：Slave可以传输数据的标志STOP#：Slave主动结束传输数据；IDSEL：在即插即用系统启动时用于选中板卡的信号。第64页，共83页，星期日，2025年，2月5日PCI总线：信号定义地址与数据总线AD[31::0]：地址/数据分时复用总线；C/BE#[3::0]：命令/字节使能信号；?PAR：奇偶校验信号。仲裁信号REQ#：Master用来请求总线使用权；GNT#：仲裁机构允许Master得到总线使用权错误报告PERR#：数据奇偶校验错；SERR#：系统奇偶校验错。第65页，共83页，星期日，2025年，2月5日PCI总线：操作PCI总线进行读操作时发起者先置REQ#,当得到仲裁器的许可时(GNT#)，将FRAME#置低电平，并在AD总线上放置Slave地址，同时C/BE#放置命令信号，说明接下来的传输类型。PCI总线上的所有设备都需对此地址译码，被选中的设备置DEVSEL#以声明自己被选中。然后当IRDY#与TRDY#都置低时，传输数据。Master在数据传输结束前，将FRAME#置高以标明只剩最后一组数据要传输，并在传完数据后放开IRDY#以释放总线控制权。第66页，共83页，星期日，2025年，2月5日PCI总线-读操作Data传送WaitData传送WaitData传送WaitBE#sAddressphaseIRDY#981765432地址Data-1Data-2Data-3命令DataphaseDataphaseDataphaseCLKFRAME#AD[31::0]C/BE#[3::0]TRDY#DEVSEL#第67页，共83页，星期日，2025年，2月5日嵌入式处理器体系结构按体系结构的不同可分为五大类ARMMIPSPOWERPCSH系列X86架构(CISC)第28页，共83页，星期日，2025年，2月5日第29页，共83页，星期日，2025年，2月5日ARM微处理器ARM处理器具有RISC体系结构的典型特征，同时具有以下特点:在每条数据处理指令当中，都控制算术逻辑单元ALU和移位器，以使ALU和移位器获得最大的利用率；自动递增和自动递减的寻址模式，以优化程序中的循环；同时Load和Store多条指令，以增加数据吞吐量所有指令都可以条件执行，以增大执行吞吐量；这些是对基本RISC体系结构的增强，使得ARM处理器可以在高性能、小代码尺寸、低功耗和小芯片面积之间获得好的平衡。第30页，共83页，星期日，2025年，2月5日ARM微处理器：编程模型数据类型字节型数据（Byte）：数据宽度为8bits半字数据类型（HalfWord）：数据宽度为16bits，存取式必须以2字节对齐的方式字数据类型（Word）：数据宽度为32bits，存取式必须以4字节对齐的方式第31页，共83页，星期日，2025年，2月5日ARM微处理器：CPU模式7种CPU模式第32页，共83页，星期日，2025年，2月