Verilog-HDL-多功能电子钟.doc

基于verilogHDL语言的数字电子钟设计

摘要：本课程设计完成了数字电子钟的设计，数字电子钟是一种用数字显示秒、分、时的计时装置，由于十足集成电路技术的开展，使数字钟走时准确、多功能化且性能稳定等优点。在本次设计中，系统开发平台为MAX+plusⅡ，硬件描述语言是VerilogHDL。依据VerilogHDL语言设计由计时，闹铃，秒表，报时等7大模块组成的多功能数字电子钟。根据输入，观察输出及仿真。设计方案和设计平台完成了程序编写和程序调试，通过运行程序及时序波形的仿真有效验证了设计的正确性，初步实现了设计目标。

关键词多功能数字电子钟；VerilogHDL；MAX+plusⅡ；专用集成电路；

BasedonVerilogHDLlanguage

digitalelectricclockdesign

Thestudentsname:H

Theguideteacher:X

Abstract:Thecourseisdesignedtofinishedthedesignofdigitalelectricclock,digitalelectricclockisakindofdigitaldisplaysecond,points,whenthetimer,becausedye-in-the-woodintegratedcircuittechnologydevelopment,andmakeadigitalclockkeepsgoodtime,morefunctionalandstableperformance,etc.Inthisdesign,systemdevelopingplatformforMAX+plusⅡ,hardwaredescriptionlanguageisVerilogHDL.Accordingtothedesignschemeanddesignplatformcompletedprogrammingandprogramtest,throughtoruntheprogramintimesequencewaveformsimulationverifiedeffectivelythecorrectnessofdesign,andthenrealizedthedesigngoal.

Keywords:application-specificintegratedcircuit,VerilogHDL,Multi-functiondigitalelectricclock;MAX+plusⅡ

目录

1引言

1.1课题设计的背景、目的

1.2课题设计环境

2VerilogHDL简介

3多功能电子钟的7大模块设计及仿真芯片生成

3.1计时模块

3.2闹铃设置模块

3.3校时模块

3.4秒表功能模块

3.5整点报时模块

3.6闹铃屏蔽及响铃功能模块

3.7秒表提示功能模块

47大模块组合的多功能电子钟的设计及仿真

4.1功能描述

4.2源程序(基于VerilogHDL语言)

4.3模块仿真

5结束语

参考文献

1引言

数字电子钟的时间周期为24小时，具有显示时，分，秒的功能，并设置有闹钟，日历，时间调节等功能。本课程设计设想采用专用集成电路〔ASIC[1]，ApplicationSpecificIntegratedCircuit〕实现数字电子钟的功能。

在本次计中，系统开发平台为MAX+plusⅡ[2]。MAX+plusⅡ是Altera公司提供的FPGA/CPLD开发集成环境，Altera是世界上最大可编程逻辑器件的供给商之一。Max+plusⅡ界面友好，使用便捷，被誉为业界最易用易学的EDA软件。在Max+plusⅡ上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。

在本次设计中，采用的硬件描述语言是VerilogHDL。VerilogHDL也是目前应用最为广泛的硬件描述语言，并被IEEE采纳为IEEE#1064-1995标准。VerilogHDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合、仿真验证和时序分析。VerilogHDL适合算法级〔Algorithm〕、存放器传输级〔RTL〕逻辑级〔Log