Xilinx IP Core的使用.doc

IP核的应用 4.2.3 Xilinx IP Core的使用1. Xilinx IP core基本操作?IP Core就是预先设计好、经过严格测试和优化过的电路功能模块，如乘法器、FIR滤波器、PCI接口等，并且一般采用参数可配置的结构，方便用户根据实际情况来调用这些模块。随着FPGA规模的增加，使用IP core完成设计成为发展趋势。 IP Core生成器（Core Generator）是Xilinx FPGA设计中的一个重要设计工具，提供了大量成熟的、高效的IP Core为用户所用，涵盖了汽车工业、基本单元、通信和网络、数字信号处理、FPGA特点和设计、数学函数、记忆和存储单元、标准总线接口等8大类，从简单的基本设计模块到复杂的处理器一应俱全。配合Xilinx网站的IP中心使用，能够大幅度减轻设计人员的工作量，提高设计可靠性。 Core Generator最重要的配置文件的后缀是.xco，既可以是输出文件又可以是输入文件，包含了当前工程的属性和IP Core的参数信息。?启动Core Generato有两种方法，一种是在ISE中新建IP类型的源文件，另一种是双击运行[开始] [程序] [Xilinx ISE 9.1i] [Accessories] [Core Generator]。限于篇幅，本节只以调用加法器IP Core为例来介绍第一种方法。 在工程管理区单击鼠标右键，在弹出的菜单中选择New Source，选中IP类型，在File Name文本框中输入adder（注意：该名字不能出现英文的大写字母），然后点击Next按键，进入IP Core目录分类页面，如图4-13所示。 ?图4-13 IP Core目录分类页面 下面以加法器模块为例介绍详细操作。首先选中“Math Funcation Adder Subtracter Adder Subtracter v7.0”，点击“Next”进入下一页，选择“Finish”完成配置。这时在信息显示区会出现“Customizing IP...”的提示信息，并弹出一个“Adder Subtracter”配置对话框，如图4-14所示。 ?图4-14 加法器IP Core配置对话框 然后，选中adder，设置位宽为16，然后点击“Generate”，信息显示区显示Generating IP...，直到出现Successfully generated adder的提示信息。此时在工程管理区出现一个“adder.xco”的文件。这样加法器的IP Core已经生成并成功调用。?IP Core在综合时被认为是黑盒子，综合器不对IP Core做任何编译。IP Core的仿真主要是运用Core Generator的仿真模型来完成的，会自动生成扩展名为.v的源代码文件。设计人员只需要从该源文件中查看其端口声明，将其作为一个普通的子程序进行调用即可。下面给出加法器的应用实例。 例4-1 调用加法器的IP core，并用其实现图4-15所示的2级加法树。 ?图4-15 2级加法器示意图 按照本节介绍的步骤生成2个加法器的IP core Add16和Add17，前者用于实现第1级的加法，后者用于实现第2级加法，对应的代码为： module addertree(clk, a1, a2, b1, b2, c); input clk; input [15:0] a1; input [15:0] a2; input [15:0] b1; input [15:0] b2; output [17:0] c; wire [16:0] ab1, ab2; adder16 adder16_1( .A(a1), .B(a2), .Q(ab1), .CLK(clk) ); adder16 adder16_2( .A(b1), .B(b2), .Q(ab2), .CLK(clk) ); adder17 adder17( .A(ab1), .B(ab2), .Q(c), .CLK(clk) ); endmodule 上述程序经过综合后，得到如图4-16所示的RTL级结构图。 图4-16 2级加法树的RTL结构图 经过ModelSim 6.2b仿真测试，得到的功能波形图如图4-17所示。由于每一级加法器会引入一个时钟周期的延迟，因此，两级加法器就会引入2个时钟的周期，可以看出，仿真结果和设计分析的结果是一样的。 图4-17 2级加法树仿真结果示意图 Xilinx公司提供了大量的、丰富的IP Core资源，究其本质可以分为两类：一是面向应用的，和芯片无关；还有一种用于调用FPGA底层的宏单元，和芯片型号密切相关。下面分别对这两类给出数字频率合成器模