第3章_VHDL语句.ppt

第3章 VHDL基本语句 3.1 顺序语句 3.2 VHDL并行语句 3.1 顺序语句 3.1.1 赋值语句 信号赋值语句 变量赋值语句 赋值目标 赋值符号 赋值源 3.1.2 IF-ELSE 语句 语法格式： IF 条件式1 THEN 语句命令A方块； ELSIF 条件式2 THEN 语句命令B方块； ELSIF 条件式3 THEN ： ELSE 语句命令N方块； END IF； 3.1 顺序语句 3.1.3 CASE语句 CASE语句的结构如下： CASE 选择信号 IS When 信号值1 = 顺序语句； When 信号值2 = 顺序语句； ... END CASE ； 信号值可以有四种不同的表达方式： 单个普通数值，如6。 数值选择范围，如(2 TO 4)，表示取值为2、3或4。 并列数值，如3?5，表示取值为3或者5。 混合方式，以上三种方式的混合。 【例3-1】 . . . . . . CASE sel IS WHEN 0 = z1=‘1’ ; -- 当sel=0时选中 WHEN 1?3 = z2=1 ; -- 当sel为1或3时选中 WHEN 4 To 7?2 = z3=1; -- 当sel为2、4、5、6或7时选中 WHEN OTHERS = z4=1 ; -- 当sel为8～15中任一值时选中 END CASE ； ... ... 【例3-2】（程序文件\EDA\ch2_5_1） LIBRARY ieee; USE ieee.std_logic_1164.all; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ch2_5_1 IS PORT ( D0,D1 : IN STD_LOGIC; S : IN STD_LOGIC_VECTOR(1 DOWNTO 0); OP : OUT STD_LOGIC ); END ch2_5_1; ARCHITECTURE a OF ch2_5_1 IS SIGNAL A: STD_LOGIC; BEGIN PROCESS(S) BEGIN CASE S IS WHEN 00=A=D0; WHEN 01=A=D1; WHEN 10=A=NOT A; WHEN OTHERS=A=0; END CASE; END PROCESS; OP=A; END a; 综合后的RTL图 选择控制信号 4选1 选择器 选择输出信号 仿真结果及说明： 选择输入 选择控制信号 （1）可以看到，将S的内容值由0、1、2、3来回不断的切换，当S=0恰好输入D0是High，所以OP将反应D0所传递过来的High信号值。相同的道理，S=1恰好输入D1是High，所以输出OP将反应D1所传递过来的High值。 延时 （2）S=2时，将OP的信号接回作反相输出，所以可以在上图发现S=2时，输出OP是High、Low不断的切换。 3.1.4 LOOP语句 （1）单个LOOP语句，其语法格式如下： [ LOOP标号：] LOOP 顺序语句 END LOOP [ LOOP标号 ]; （2）FOR_LOOP语句，语法格式如下： [LOOP标号：] FOR 循环变量 IN 循环次数范围 LOOP 顺序语句 END LOOP [LOOP标号]； 用法示例如下： ... L2 : LOOP a := a+1; EXIT L2 WHEN a 10 ; -- 当a大于10时跳出循环 END LOOP L2; ... 进行下面范例前，先介绍数字逻辑里，常看到的同位产生器的概念，再用For-Loop循环方式来实现。 同位共分为两种形式： 奇同位（Odd Parity Bit）：数据位与奇同位的1个数为奇数。 偶同位（Even Parity Bit）：数据位与奇同位的1个数为偶数。 比如数据位“D0D1D2”=“010”，由于它只有一个“1”，所以必须将偶同位P设定为“1”，以便使它变成“D0D1D2P”=“0101”。 在传统的数字逻辑电路中，偶同位P可以用两个XOR门来实现。 D0 D1 D2 P 图4 逻辑电路图 【例3-4】（程序文件\EDA\ch