微机原理与接口技术第2章 系统结构精品.ppt

在最小方式下，8086 CPU直接产生全部总线控制信号(DT/R、DEN、ALE、M/IO)和命令输出信号(RD、WR或INTA)，并提供请求访问总线的逻辑信号HLDA。 3) 需要说明的问题 * 返回最小方式下8086系统配置图（373，245芯片） 思考：将373，245换成8282，8286行吗？ 8284 8282 存储器 8286 I/O接口 Vcc Vcc CLK MN/MX RD WR IO/M ALE A 16 -A 19 AD 0 -AD 15 DT/R DEN INTA INTR READY RESET 8086 CPU STB T OE 数据总线 地址总线 OE 8086最小模式系统配置图 时钟 发生器 BHE BHE 在最小模式系统中，还需加入： 1片8284A 3片8282/8283 2片8286/ 8287 系统控制信号由总线控制器8288提供， 用于多处理机和协处理机结构中。 8086最大组态系统配置图 二、 最大模式（组态）系统（MN/ MX引脚接地） 8288为总线控制器，输入8086的总线状态信号，输出总线命令和控制信号。 8089为总线裁决器，用于裁决哪个处理器拥有对总线的使用权。 一. 指令周期、总线周期、时钟周期 指令周期（Instruction Cycle)： 执行一条指令所需要的时间。（一个指令周期由一个或若干个总线周期组成） 总线周期（Bus Cycle )： CPU完成对存储器或I/O端口一次访问所需的时间。（一个总线周期由几个T状态组成） 时钟周期（Clock Cycle)：时钟频率的倒数,是CPU的时间基准（T状态);（若8086的主频为5MHZ，一个时钟周期为200ns） 2. 5 8086CPU时序 一个总线周期一般由四个T组成。 T1：输出地址；T2、T3：传送数据。若存储器或外设速度慢，可插入等待周期Tw。 若一个总线周期后不执行下一个总线周期，即总线上无数据传输操作，系统总线处于空闲状态，此时执行空闲周期。 T1 T2 T3 Tw Tw T4 T1 T2 T4 总线周期 二. 几种基本时序 1. 读总线周期 地址A19---A0 M / IO ：在整个读周期有效， 1= M读，0= I/O读； ALE：T1期间出现正脉冲， 下降沿锁存地址信息； RD： 在T2-T3期间有效； DT/ R：在整个总线周期为低 电平，表示读周期； DEN：在T2-T3期间为低电 平，表示数据有效。 存储器读时序 2、T1结束 ALE=0锁存地址信号A19～A0 存储器读时序说明 3、T2开始 地址信号消失 RD＝0，存储器开始读 DEN＝0，DB上允许数据有效 4、T4开始 DB上数据稳定。RD、DEN恢复为1，CPU获得数据 5、T4结束 DT/R=1，存储器读周期结束 1、T1开始(T1下降沿) M/ IO＝1，存储器操作 20位地址信号输出，BHE信号有效 ALE＝1， DT/R＝0允许CPU读入 具有等待状态的存储器读时序 8086在T3状态的的前沿采样READY线，若发现其为低，则在T3周期结束后，插入一个Tw状态。以后在每个Tw周期的前沿采样READY线，只有在发现它为高电平时，才在这个Tw结束后进入T4周期。 具有等待状态的存储器读时序 2. 存储器写周期 存储器写时序 AD15 ~ AD0：在T2~T4期间CPU送上欲输出的数据，而无高阻态； 存储器写时序与存储器读时序相似，其不同点在于： WR：在T2~T4期间WR有效； DT/R：在整个总线周期内为高，表示写周期，在接有数据收发器的系统中，用来控制数据传输方向。 存储器写时序说明 2、T1结束 ALE=0锁存地址信号A19～A0 3、T2开始 WR＝0，存储器开始写 DEN＝0，DB上允许数据有效 4、T4开始 数据已写至存储器 WR、DEN恢复为1 5、T4结束 写周期结束 1、T1开始 M/ IO＝1，存储器操作 20位地址信号输出，BHE信号有效 ALE＝1， DT/R＝1，CPU输出 T1 T2 T3 T4 CLK M/IO 0=IO 1=M A19/S6- A16/S3 A19-A16 S6-S3 AD15-AD0 A15-A0 DATA OUT ALE WR DT/R DEN 复位时序 3. 系统复位 当8086在RESET引线上检测到一个脉冲的正沿时，停止正在进行的所有操作，处于初始化状态，直到RESET信