第5章常用时序逻辑电路及MSI时序电路模块的应用-1.2.ppt

第5章 常用时序逻辑电路及MSI　　时序电路模块的应用 5.1 计数器 5.2 寄存器 5.3 移位寄存器型计数器 5.1.2 异步计数器 1.异步二进制加法计数器 按照二进制数规律对时钟脉冲进行递增计数的异步电路称为异步二进制加法计数器。图5―17所示电路是由四个下降沿动作的JK触发器构成的四位异步二进制加法计数器。 图5―17所示计数器的各类方程如下。 图5―17所示计数器的各类方程如下。 时钟方程: CP0=CP,CP1=Q0,CP2=Q1,CP3=Q2 输出方程: C=Qn3Qn2Qn1Qn0 驱动方程: J0=K0=1,J1=K1=1,J2=K2=1,J3=K3=1 状态方程: 由图5-17中可以看出，只有当CP为下降沿时，Q0 由1变为0时,Q1才可能变化;只有当Q1由1变为0时,Q2才可能变化;只有当Q2由1变为0时,Q3才可能变化。因此,愈往后面,触发器状态发生变化经过的延时愈长。表5―5所示是计数器的状态转换表,表中的时钟条件栏列出了各个时钟信号有效与否,↓表示下降沿。 计数器的状态转换图和时序图分别如图5―18和图5―19所示。在图5-19中,为了简单起见,忽略各个触发器状态变化的延时。可以看到,此时异步二进制加法计数器的时序图和图5-2所示的同步二进制加法计数器的时序图相同。实际上,如果考虑延时,两者的时序图是有所差别的。 2.异步二进制减法计数器 按照二进制数规律对时钟脉冲进行递减计数的异步电路称为异步二进制减法计数器。图5―20所示电路是由四个下降沿动作的JK触发器构成的四位异步二进制减法计数器。 由图5―20所示电路,我们可以写出下列方程:时钟方程: 输出方程: 由图5―20中可以看出,只有当CP为下降沿时,Q0才可能变化;只有当Q0由1变为0时,Q1才可能变化;只有当Q1由1变为0时,Q2才可能变化;只有当Q2由1变为0时,Q3才可能变化。 表5―6所示是它的状态转换表。状态转换图和时序图分别如图5―21和图5―22所示。 3.异步十进制加法计数器 按照十进制数规律对时钟脉冲进行递增计数的异步电路称为异步十进制加法计数器。图5―23所示电路是由四个下降沿动作的JK触发器构成的异步十进制加法计数器。 图5―23所示电路的方程如下： 时钟方程: CP0=CP,CP1=Q0,CP2=Q1,CP3=Q0 输出方程: C=Qn3Qn0 驱动方程: CP0(即CP)为下降沿时 CP1(即Q0)为下降沿时 CP2(即Q1)为下降沿时 CP3(即Q0)为下降沿时 4.异步十进制减法计数器 按照十进制数规律对时钟脉冲进行递减计数的异步电路称为异步十进制减法计数器。图5―26所示电路是由四个下降沿动作的JK触发器构成的异步十进制减法计数器。 由图5―26可以得到以下方程: 时钟方程: 输出方程: 第5章 常用时序逻辑电路及MSI时序电路模块的应用 图5―17 四位异步二进制加法计数器 CP0(即CP)为下降沿时 CP1(即Q0）为下降沿时 CP2(即Q1)为下降沿时 CP3(即Q2）为下降沿时 表5―5 图5―17所示四位异步二进制加法计数器 的状态转换表 图5―17所示四位异步二进制加法计数器的状态转换图 图5―19 图5―17所示四位异步二进制加法计数器的时序图 图5―20 四位异步二进制减法计数器 驱动方程: J0=K0=1,J1=K1=1,J2=K2=1,J3=K3=1 状态方程: CP0(即CP)为下降沿时 CP1(即Q0)为下降沿时 CP2(即 )为下降沿时 CP3(即 )为下降沿时 表5―6 图5―20所示四位异步二进制减法 计数器的状态转换表 图5―21 图5―20所示四位异步二进制减法计数器的状态转换图 图5―22 图5―20所示四位异步二进制减法计数器的时序图 图5―23 异步十进