数字式竞赛抢答器剖析.docx

数字式竞赛抢答器一、设计任务在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器，通过数显、灯光及音响等多种手段指示出第一抢答者。同时还可以设置记分、犯规及奖励记录等多种功能。该设计就是针对上述各种要求设计出的供6名选手参赛使用的数字式竞赛抢答器。 以达到掌握数字式竞赛抢答器的电路的组成、工作原理和设计方法；熟悉常用数字逻辑电路的工作原理及使用方法的目的。二、设计要求 1．设计制作一个可容纳六组参赛的数字式抢答器，每组设计一个抢答按钮供抢答者使用。2．电路具有第一抢答信号的鉴别和锁存功能。给主持人设置一个控制按钮，用来控制系统清零（抢答显示数码管灭灯）和抢答的开始。在主持人将系统复位并发出抢答指令后，若参赛者按下抢答开关，则该组指示灯亮并用组别显示电路显示出抢答者的组别，同时扬声器发出“嘀－嘟”的双音音响持续2～3秒。此时，电路应具备自锁功能，使别组的抢答开关不起作用。抢答选手的编号一直保持到主持人将系统清零为止。3．设置记分电路。每组在开始时预置成100分，抢答后由主持人记分，答对一次加10分，否则减10分。4．设置30秒的抢答定时电路。当主持人按下开始按钮后，定时器开始倒计时，定时显示器显示倒计时时间。若30秒内无人抢答，倒计时结束时，扬声器响，音响持续2～3秒。若参赛选手在设定时间（30秒）内抢答有效，则抢答成功，扬声器响，音响持续2～3秒，同时定时器停止倒计时，抢答显示器上显示选手的编号。抢答成功后立即启动2分钟的答题定时电路，定时显示器上显示剩余答题时间，并保持到主持人将系统清零为止。5．设置犯规电路。对提前抢答和超时抢答（答题时间设定为2分钟）的组别鸣喇叭示警，并由组别显示电路显示出犯规组别。6. 用石英晶体振荡器或555集成定时器产生频率为1Hz的脉冲信号，作为定时计数器的CP信号。三、设计思路以模块化设计方法通过先设计不同功能的模块，然后把各个模块组合在一起最后实现设计要求。抢答模块：以74ls148（8 线－3 线优先编码器）为编码芯片，通过RS锁存器实现一次编码后锁定74ls148以实现一人按下抢答按钮后锁存的目的，最后以74ls48为数码管译码芯片，显示相应的抢答成功的组别。倒计时模块：选择两片74ls192（十进制可逆计数器）为减计数芯片，用555产生1Hz的方波信号，先输入到一个三输入与门再到74ls192的减计数CP输入端口，两级的减计数芯片通过74ls48为数码管译码显示倒计时。计分模块：由于需要从100分开始每10分为单位加减计数，使用两片74ls192（十进制可逆计数器）预置10以百位和十位数码管显示，个位直接显示0，最后实现计分。上拉电阻连接74ls192的加减CP输入，同时通过按键开关加减，并用施密特触发器达到消抖计数的目的。报警模块：选择容易驱动的蜂鸣器，用74ls121产生可控的高电平脉冲信号，然后输入到蜂鸣器驱动电路，最后蜂鸣器响2-3s报警提示音。四个模块之间，抢答模块抢答信号输入到倒计时模块的CP信号前三输入与门和接非门后输入到计分模块的数码管译码芯片的消影端。抢答信号和倒计时时间到信号输入到报警模块使蜂鸣器报警。四、硬件设计整体设计框图：抢答模块： 使用74ls148（8 线－3 线优先编码器）为译码芯片0－7 : 编码输入端(低电平有效)EI : 选通输入端(低电平有效)A0、A1、A: 三位二进制编码输出信号即编码输出端 (低电平有效)GS 片优先编码输出端即宽展端 (低电平有效)EO 选通输出端，即使能输出端 抢答模块电路图倒计时模块：选择两片74ls192（十进制可逆计数器）为减计数芯片74LS192是双时钟方式的十进制可逆计数器。(bcd,二进制)。 引脚图CPU：为加计数时钟输入端CPD：为减计数时钟输入端 LD：为预置输入控制端，异步预置CR：为复位输入端，高电平有效，异步清除 CO：为进位输出：1001状态后负脉冲输出 BO：为借位输出：0000状态后负脉冲输出74LS192功能表蓝色字体部分：148的15引脚接非门后连过来做抢答信号倒计时模块电路图计分模块使用两片74ls192（十进制可逆计数器）预置10以百位和十位数码管显示，个位置零，抢答信号控制显示。蓝色字体部分：148的15引脚接非门后，连过来做抢答信号到信号（抢答后显示得分） 计分模块电路图报警模块：选择容易驱动的有源蜂鸣器，用74ls121做报警信号产生芯片74LS121为具有施密特触发器输入的单稳态触发器引出端符号：Cext外接电容端 引