基于FPGA的CSD编码乘法器.pdf
文本预览下载声明
维普资讯
冁 幡 ELECTR0NIC电M子EAS测URE量MEN技T术TECHNOLOGY 第202096卷年第8月4期
基于 FPGA的CSD编码乘法器
何永泰 黄文卿
(楚雄师范学院物理与电子科学系 楚雄 675000)
摘 要:在数字滤波、离散傅里叶变换等数字信号处理中,乘法运算是一个最基本的运算,乘法运算的速度决定着数
字系统的运算速度。本文通过理论与实验研究相结合的方法介绍CSD编码乘法器的运算法则及其在 FPGA中的实
现过程。通过与二进制乘法器相比较,证明CSD编码乘法器在减少对FPGA资源的占用和提高运算速度方面具有明
显的效果。
关键词:CSD编码 ;乘法器;FPGA
ResearchonmultiplierofCSD basedonFPGA
HeYongtai HuangW enqing
(DepartmentofPhysicsandElectronScience,ChuxiongNormalUniversity,Chuxiong675000)
Abstract:InDSPofdigitalfiltersandFouriertransforms,multiplicationisabasisoperation.Thespeedofoperationof
digitalsystem wasdetemr ined by thespeed ofthemultiplication.Theorem ofmultiplierofCSD and processof
realizationinFPGA wereintroducedbymethodoftheoryandexperimentation. Theeffectwasprovedinreducing
consumptionofFPGA resourceandimprovingspeedofoperation.
Keywords:CSD(canonicsigneddigit) multiplier;FPGA (fieldprogrammablegatearray)
表 1 4输入CSD码与LUT的关系表
0 引 言
正则有符号数字量CSD编码表示法与传统的二进制
编码表示法有所不同,它具有三重值,即数字的值域为{0,
1,一1},一1常写成 1。二进制代码,从最低的有效位开始,
用 1o…01。取代所有大于或等于2的1序列,可得到CSD
代码,应用CSD表示法,可以降低非零元素的数量,在乘法
运算中能减少加法器的数量,有利于提高运算速度和减少
资源的占用 1-。
1 CSD编码乘法器的设计
1.1 4×N位 CSD编码乘法器的设计
在CSD编码算法的基础上[2],4×N位 CSD编码乘法
器的结构如图1所示,两个输入信号X(N位),Y(4位),相
乘的结果为Z(4+N位),N为任意大小的整数。在CSD
编码乘法器中,引入了一个 4位输入的查找表 Look-Up.
Table(IUT)和两个 CSD编码位选择开关 SWO、SW1。图
l中,输入信号 y接 IuT的输入端作为 LuT的地址,
IUT中共有 l6个地址单元,每一个地址单元中存放 6位
的数字,如表 1所示。
位开关的输出是正还是负,进而实现相加或相减 。具体是
4位×N位CSD编码乘法器的操作与常系数乘法器
y输入的CSD码的高两位决定开关SW1的位置,低两位
的操作相似,利用查找表LUT中的值设置开关SW1、SW2
决定开关 SW2的位置,在 CSD码中,相连两位不可能同时
的位置,决定 “移位一相an/相减”算法中的移位
显示全部