东南大学soc课件14 总复习(2学时).ppt

系统芯片SoC设计总复习 考试说明 6月3日下午2：00 － 4：30 150分钟 闭卷 题型 5题选择题4×5=20分 10题简答题8×10＝80分 一、集成电路历史与发展趋势 摩尔定律 1965, Gordon Moore预测单个芯片上的晶体管数目每18~24个月会增加一倍 实际上 单个芯片上的晶体管数目每两年增加一倍 工作频率每两年提高一倍，现在已放慢了速度 功耗曾经每两年提高不止一倍，现在已不再增加 因为功率密度的增加会导致散热成本大大增加。 一、集成电路历史与发展趋势 摩尔定律所带来的挑战 物理限制: 65nm工艺下，SiO2的厚度大概是5个原子直径大小 设计越来越复杂，不能用传统的手工方法来设计 功耗变大，散热成为不得不考虑的问题 电路复杂以后，产生噪声和互相干扰 器件多了以后，互连线也随之增加，连线占用了大量的硅片面积 互连线变长，连线上的延时增加，成为限制电路性能的主要因素之一 芯片的规模每两年增加一倍，但设计工程师的数量并没有每两年增加一倍 一、集成电路设计指标 如何评价集成电路设计的好坏？ 成本 非重复性费用（NRE)：设计时间、人力成本、掩膜费用等；一次性投入的费用，如设备、软件等 重复性费用：硅片成本、封装成本、测试成本；和产量成正比；和芯片面积成正比 可靠性 高噪声容限；高增益；低输出阻抗；高输入阻抗 希望能够接近理想的反相器的电压传输特性曲线VTC 性能 传播延时tp，和RC成正比 功耗 和电容和电源电压成正比，动态功耗和开关的频率成正比 二、反相器 静态CMOS反相器 噪声容限大 无比逻辑，逻辑电平和器件尺寸无关 低输出阻抗 输入电阻极高 几乎没有漏电流 如何提高静态CMOS反相器的性能 降低电容 包括寄生电容和负载电容 降低等效导通电阻 增加晶体管尺寸 需小心自载效应 一定范围内增加VDD 二、反相器 反相器的功耗分布 动态功耗 电容充放电 电源和地存在直流通路 静态功耗 二极管和晶体管的漏电流 降低静态CMOS反相器功耗的方法 降低电压 最为有效的方法 减少电路翻转 优化设计架构和电路结构 减少物理电容 寄生电容和负载电容 二、CMOS组合逻辑电路 组合逻辑电路：当前的输出只与当前的输入有关。 静态互补CMOS组合逻辑电路用NMOS做PDN， PMOS做PUN NMOS管产生“强零”而PMOS器件产生“强1” 二、CMOS组合逻辑电路 如何构建静态CMOS组合逻辑电路 反向输出 out = xx xxx | xxxx 下拉网络(NMOS)和上拉网络(PMOS) 以输出为分界线呈对称互补关系 晶体管数目相同,逻辑关系相反 对于NMOS网络 划分子模块，以“与/或”为基本运算 与 - 晶体管串联 或 - 晶体管并联 二、CMOS组合逻辑电路 静态互补CMOS组合逻辑的特性 全摆幅，高噪声容限 输出高电平- Vdd, 输出低电平-GND 无比电路 输出和晶体管尺寸比例无关 低输出阻抗 输出和电源地总有通路 高输入阻抗 输入有SiO2隔离，输入电流几乎为0，直流扇出系数非常大 静态功耗极小 稳定状态下无电源地直流通路 二、CMOS组合逻辑电路 影响静态CMOS组合逻辑电路性能的几个因素 延时和输入方式有关 当输入A=B=1?0变化时，延时最小 当输入A= 1?0, B=1变化时，延时最大 延时随着扇入个数的增多而快速上升 避免扇入大于或等于4的情况 延时随着扇出数的增多而线性增加 扇出应小于等于4 二、CMOS组合逻辑电路 降低大扇入电路的延时的方法 逐级加大晶体管的尺寸 调整晶体管顺序，关键路径上的晶体管靠近输出 优化逻辑结构，减少扇入的个数 二、CMOS组合逻辑电路 影响静态CMOS组合逻辑电路功耗的因素 电压摆幅 物理电容 翻转概率 如何降低翻转概率 逻辑重组 选择具有较低的开关活动性的逻辑电路结构 输入排序 推迟输入具有较高翻转率的信号 均衡信号路径减少毛刺 二、CMOS组合逻辑电路 静态门的特点是对噪声具有稳定性，具有良好的性能以及低功耗。是最适合于一般要求的逻辑设计类型。但是对于具有大扇入的复合门，互补CMOS就其面积和性能而言代价太大。 伪NMOS结构简单，速度很快，但以减少噪声容限和增加静态功耗为代价。 传输管逻辑十分适合于实现许多特殊的电路，如多路开关和加法器这样的以XOR为主的逻辑。 动态逻辑可以实现较快和面积较小的复杂逻辑门。缺点是设计和工作比较复杂，并且由于对噪声敏感程度的增加而容易失败；需要进行周期性的刷新，于是限制了电路的最低工作频率。 当前的趋势是互补静态CMOS的运用增多。这一倾向是由于在逻辑设计层次上越来越多地运用了设计自动化工具。这些工具的重点是放在逻辑层次而不是电路层次的优化上，并且非常重视提高稳定性。另一个原因静态CMOS比其