基于QuarusII的多功能数字钟设计.doc

EDA技术与VHDL课程大作业 学号： 姓名： 多用途数字时钟设计 摘要：应用QuartusII9.0软件采用模块化设计方法设计一数字时钟，用原理图输入进行设计，使之具有清零、整点报时、闹钟设置、彩铃和星期显示调节等功能。软件仿真调试成功后编译下载至可编程实验系统SmartSOPC中进行硬件测试。 关键词：译码器 脉振 QuartusII 清零 计数器 蜂鸣器 锁存 目录 一 设计内容简介…………………………………………………………………1 二 设计要求………………………………………………………………………1 三 方案论证（整体电路设计原理）………………………………………………1 四 子模块设计原理 4.0 脉冲产生电路……………………………………………………………4 4.1 计时电路…………………………………………………………………7 4.2 显示电路………………………………………………………………11 4.3 保持电路………………………………………………………………13 4.4 清零电路………………………………………………………………13 4.5 校分电路………………………………………………………………14 4.6 校时电路………………………………………………………………14 4.7 整点报时电路…………………………………………………………14 4.8 闹钟设定电路…………………………………………………………16 4.9 音乐产生电路…………………………………………………………17 4.10 闹钟报时电路………………………………………………………22 4.11 闹铃关闭电路………………………………………………………23 4.12 星期调整电路………………………………………………………24 4.13 电路总图……………………………………………………………26 五 实验中遇到问题及解决法……………………………………………………27 六 结论……………………………………………………………………………28 七 参考文献………………………………………………………………………28 设计内容简介 设计一数字时钟，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。 我们设计的电路在具有基本功能的基础上，增加了下列功能：整点报时、闹钟设置、彩铃和星期显示调节功能。 设计要求 2.0 基本要求 1、能进行正常的时、分、秒计时功能； 2、分别由六个数码管显示时分秒的计时； 3、K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）； 4、K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零）； 5、K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）； 6、K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时）； 2.1 提高部分要求 1、使时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”, 59’55”,59’57”时报时频率为512Hz，59’59”时报时频率为1KHz）； 2、闹表设定功能； 方案论证 本实验在实现实验基本功能的基础上，加入了整点报时、闹钟设置、彩铃和星期显示调节功能。 图1为实验功能方框图：  图1 实验方框图 数字计时器基本功能是计时，因此首先需要获得具有精确振荡时间的脉振信号，以此作为计时电路的时序基础，实验中可以使用的振荡频率源为48MHZ，通过分频获得所需脉冲频率（1Hz,1KHz,2KHz）。为产生秒位，设计一个模60计数器，对1HZ的脉冲进行秒计数，产生秒位；为产生分位，通过秒位的进位产生分计数脉冲，分位也由模60计数器构成；为产生时位，用一个模24计数器对分位的进位脉冲进行计数。整个数字计时器的计数部分共包括六位：时十位、时个位、分十位、分个位、秒十位和秒个位。 显示功能是通过数选器、译码器、码转换器和7段显示管实现的。因为实验中只用一个译码显示单元，7个7段码（6个用于显示时分秒，一个显示星期），所以通过4个7选一MUX和一个3-8译码器配合，根据计数器的信号进行数码管的动态显示。 清零功能是通过控制计数器清零端的电平高低来实现的。只需使清零开关按下时各计数器的清零端均可靠接入有效电平（本实验中是低电平），而清零开关断开时各清零端均接入无效电平即可。 校分校时功能由防抖动开关、逻辑门电路实现。其基本原理是通过逻辑门电路控制分计数器的计数脉冲，当校分校时开关断开时，计数脉冲由低位计数器提供；当按下校分校时开通时，既可以